TSMC vs Samsung Foundry: Prozessführung vs. Kundenvertrauen

Was dieser Vergleich tatsächlich misst

Eine „Foundry“ ist das Unternehmen, das Chips für andere Firmen fertigt. Apple, NVIDIA, AMD, Qualcomm und viele Start-ups entwerfen typischerweise den Chip (die Blaupause) und verlassen sich dann auf eine Foundry, um dieses Design in Millionen identischer, funktionierender Dies in hoher Stückzahl zu verwandeln.

Die Aufgabe der Foundry ist nicht nur das Abbilden von Mustern – sie betreibt ein wiederholbares, hochvolumiges Fabriksystem, in dem winzige Prozessunterschiede darüber entscheiden, ob ein Produkt pünktlich ausgeliefert wird, die Leistungsziele erreicht und profitabel bleibt.

Was „Prozessführung“ für Käufer bedeutet

Prozessführung ist weniger Marketingbehauptung als vielmehr die Fähigkeit, verlässlich bessere PPA — Leistung, Energie und Fläche — bei hohem Ertrag zu liefern. Für Käufer zeigt sich Führung in praktischen Ergebnissen:

• Höhere Taktraten bei gleichem Energiebedarf (oder längere Akkulaufzeit bei gleicher Leistung)
• Kleinere Die-Größe bei gleichen Funktionen (oft geringere Kosten)
• Weniger defektbedingte Ausfälle, höhere Stückzahlen und stabilere Versorgung

Warum führende Knoten wichtig sind

An führenden Knoten treten die größten Effizienzgewinne auf, weshalb sie für KI-Beschleuniger und Rechenzentren (Leistung pro Watt), Smartphones (Akkulaufzeit und Thermik) und PCs (dauerhaft hohe Leistung in schlanken Designs) so wichtig sind.

Aber der „beste“ Knoten hängt vom Produkt ab: Ein Mobil-SoC und eine riesige KI-GPU belasten den Prozess auf sehr unterschiedliche Weise.

Erwartungen setzen: Ergebnisse variieren

Dieser Vergleich kann keinen dauerhaften eindeutigen Sieger liefern. Unterschiede verschieben sich je nach Prozessgeneration, dem Lebenszyklusstadium eines Knotens (frühe Rampen vs. Reife) und den spezifischen Designregeln und Bibliotheken, die ein Kunde verwendet.

Ein Unternehmen kann bei einer Produktklasse führend sein, während das andere in einem anderen Bereich attraktiver ist.

Knotenbezeichnungen sind nicht eins zu eins vergleichbar

Öffentliche Bezeichnungen wie „3nm“ sind keine standardisierten Messwerte. Sie sind Produktnamen, keine universelle Skala. Zwei „3nm“-Angebote können sich in Transistorentwurf, Dichtezielen, Energieeigenschaften und Reife unterscheiden — daher sind die einzigen sinnvollen Vergleiche reale Kennzahlen (PPA, Yield, Ramp-Zeit), nicht nur das Knotenschild.

Die Kennzahlen, die Sieger bestimmen: PPA, Yield und Time-to-Volume

„Führerschaft“ einer Foundry ist keine einzelne Zahl. Käufer beurteilen einen Knoten meist danach, ob er ein nutzbares Gleichgewicht aus PPA, Yield und Time-to-Volume erreicht, schnell genug, um Produktstarts zu treffen.

PPA: Leistung, Energie, Fläche (und warum Trade-offs variieren)

PPA steht für Leistung (wie schnell der Chip laufen kann), Energie (wie viel Energie er bei gegebener Geschwindigkeit verbraucht) und Fläche (wie viel Silizium benötigt wird). Diese Ziele stehen oft im Konflikt.

Ein Smartphone-SoC priorisiert möglicherweise Energie und Fläche, um die Akkulaufzeit zu verlängern und mehr Funktionen auf dem Die unterzubringen. Eine Rechenzentrum-CPU oder ein KI-Beschleuniger zahlt eher Fläche (und Kosten), um Frequenz und dauerhafte Leistung zu erzielen, achtet aber trotzdem auf Energie, da Strom und Kühlung die Betriebskosten dominieren.

Yield: der Multiplikator hinter Kosten und Zeitplänen

Yield ist der Anteil der Dies auf einer Waferfläche, die funktionieren und die Spezifikation erfüllen. Sie beeinflusst:

• Stückkosten: niedriger Yield bedeutet, dass viel unbrauchbares Silizium bezahlt wird.
• Zeitpläne: es werden mehr Waferstarts benötigt, um die gleiche Anzahl guter Chips zu erhalten.
• Volumenverfügbarkeit: selbst mit genug Werkzeugen begrenzt schlechter Yield die auslieferbaren Teile.

Yield wird durch Defektdichte (wie viele zufällige Fehler auftreten) und Variabilität (wie konsistent sich Transistoren über Wafer und Chargen verhalten) bestimmt. Früh in der Lebensphase eines Knotens ist die Variabilität typischerweise höher, was nutzbare Frequenzbins reduzieren oder konservative Spannungen erzwingen kann.

Time-to-Volume: wann „verfügbar“ zu „lieferbar“ wird

Ankündigungen sind weniger wichtig als das Datum, an dem ein Knoten konstant hoch-yieldige, spezifikationskonforme Wafer für viele Kunden produziert. Reife Knoten sind oft vorhersehbarer; frühe Knoten können schwanken, während Prozesse, Masken und Regeln nachgezogen werden.

Design-Enablement: der versteckte Hebel

Selbst bei ähnlicher Silizikphysik hängen die Ergebnisse von Design-Enablement ab: PDK-Qualität, Standard-Cell- und Speicherbibliotheken, validierte IP und gut erprobte EDA-Flows.

Starkes Enablement reduziert Re-Spins, verbessert Timing-/Power-Closure und hilft Teams, schneller ins Volumen zu kommen — oft verengen sich dadurch reale Unterschiede zwischen Foundries.

Es gibt eine nützliche Parallele zur Software: Teams liefern schneller, wenn die „Plattform“ Reibung entfernt. Tools wie Koder.ai tun dies für App-Entwicklung, indem sie Teams erlauben, Web-, Backend- und Mobile-Produkte per Chat zu bauen (mit Planungsmodus, Snapshots/Rollback, Deployment und Source-Code-Export). In der Siliziumwelt spielt Foundry-Enablement eine ähnliche Rolle: weniger Überraschungen, mehr Wiederholbarkeit.

Knotennamen vs. echte Technologie: was sich unter der Haube ändert

„3nm“, „2nm“ und ähnliche Bezeichnungen klingen nach physikalischer Messung, sind aber hauptsächlich eine Kurzform für eine Prozessgeneration mit Verbesserungen. Jede Foundry wählt eigene Namenskonventionen, und die „nm“-Zahl lässt sich nicht mehr klar auf eine einzelne Merkmalgröße auf dem Chip abbilden.

Deshalb kann ein „N3“-Bauteil von einem Anbieter und ein „3nm“-Bauteil von einem anderen sich in Geschwindigkeit, Energie und Yield deutlich unterscheiden.

FinFET vs. GAA: warum die Transistorform wichtig ist

Jahrelang setzte die Logik an der Spitze auf FinFET-Transistoren — man kann sich einen vertikalen Siliziumfin vorstellen, den das Gate an drei Seiten umschließt. FinFETs verbesserten die Steuerbarkeit und reduzierten Leckströme gegenüber älteren planaren Transistoren.

Der nächste Schritt ist GAA (Gate-All-Around), bei dem das Gate den Kanal umfassender umschließt (häufig als Nanosheets umgesetzt). Theoretisch kann GAA bessere Lecksteuerung und Skalierung bei sehr niedrigen Spannungen bieten.

In der Praxis bringt es aber neue Fertigungs-komplexität, Abstimmungsprobleme und Variabilitätsrisiken mit sich — „neuere Architektur“ bedeutet also nicht automatisch bessere Ergebnisse für jeden Chip.

SRAM und Interconnect: die versteckten Begrenzungen

Selbst wenn Logiktransistoren gut skalieren, werden reale Produkte oft eingeschränkt durch:

• SRAM-Skalierung: Caches schrumpfen nicht immer so leicht wie Logik, sodass Fläche und Kosten möglicherweise nicht so stark sinken wie der Knotennamen suggeriert.
• Interconnect und Routing: Werden Drähte dünner und dichter, können Widerstand und Kapazität steigen, was Geschwindigkeit und Energie belastet.

Manchmal kommen Performancegewinne stärker aus Verbesserungen bei Metallisierung und Routing als aus dem Transistor selbst.

Dichte vs. Energie: unterschiedliche Kunden, unterschiedliche „Gewinne"

Einige Käufer priorisieren Dichte (mehr Rechenleistung pro mm² für Kosten und Durchsatz), andere Energieeffizienz (Akkulaufzeit, Thermik und dauerhafte Leistung).

Ein Knoten kann auf dem Papier „vorn“ liegen, sich aber als schlechter geeignet erweisen, wenn das reale PPA-Gleichgewicht nicht zu den Produktzielen passt.

TSMC in der Praxis: Stärke, die Kunden kaufen

Wenn Kunden beschreiben, warum sie TSMC wählen, beginnen sie selten mit einer einzelnen Benchmarkzahl. Sie sprechen von Vorhersehbarkeit: Knotentermine, die nicht stark verschoben werden, Prozessoptionen, die mit weniger Überraschungen kommen, und einer Rampe, die auf die beste Art „langweilig“ ist — das heißt, man kann einen Produktzyklus planen und ihn tatsächlich einhalten.

Vorhersehbare Rampen und ein Ökosystem, das Reibung reduziert

Ein großer Teil von TSMCs Attraktivität ist das umgebende Ökosystem. Viele IP-Anbieter, EDA-Tool-Flows und Referenzmethodiken sind zuerst (oder am gründlichsten) auf TSMC-PDKs abgestimmt.

Diese breite Unterstützung verringert Integrationsrisiken, besonders für Teams, die sich keinen langen Debug-Zyklus leisten können.

Yield-Learning, Design-Support und Packaging-Vielfalt

TSMC wird oft auch schnelles Yield-Learning zugeschrieben, sobald echte Volumen anlaufen. Für Kunden übersetzt sich das in weniger Quartale, in denen jede Einheit teuer und die Versorgung eingeschränkt ist.

Über Wafer hinaus verweisen Käufer auf praktische „Extras“: Design-Services und ein breites Packaging-Angebot. Fortgeschrittene Packaging-Optionen (wie CoWoS/SoIC-ähnliche Ansätze) sind wichtig, weil viele Produkte heute durch Systemintegration gewinnen, nicht nur durch Transistordichte.

Die Kehrseite: Kapazität und Priorisierung

Der Nachteil, die Default-Wahl zu sein, ist Konkurrenz um Kapazität. Führende Slots können knapp sein, und die Zuweisung kann die größten, langfristig verpflichteten Kunden bevorzugen — besonders während großer Rampen.

Kleinere Fabless-Firmen müssen manchmal früher planen, andere Tapeout-Fenster akzeptieren oder eine zweite Foundry für weniger kritische Teile nutzen.

Warum viele Unternehmen eine primäre Foundry standardisieren

Trotz dieser Beschränkungen standardisieren viele Fabless-Teams auf eine primäre Foundry, weil das alles vereinfacht: wiederverwendbare IP-Blöcke, wiederholbare Sign-off-Prozesse, ein konsistentes DFM-Playbook und eine Lieferantenbeziehung, die sich mit jeder Generation verbessert.

Das Ergebnis ist weniger organisatorischer Overhead — und mehr Vertrauen, dass „auf dem Papier gut genug" auch in der Produktion gut funktioniert.

Samsung Foundry in der Praxis: Stärken und häufige Bedenken

Die Geschichte von Samsung Foundry ist eng mit Samsung Electronics verbunden: einem Unternehmen, das Flaggschiff-Mobilechips entwirft, führenden Speicher produziert und einen großen Teil der Fertigungswertschöpfung besitzt.

Diese vertikale Integration kann praktische Vorteile bringen — enge Abstimmung zwischen Designanforderungen und Fertigungsdurchführung sowie die Fähigkeit, große, langfristige Kapitalentscheidungen zu treffen, wenn der Business Case strategisch ist und nicht nur transaktional.

Wo Samsungs Erfahrung helfen kann

Wenige Firmen sitzen an der Schnittstelle von Volumenspeicherfertigung und Spitzenlogik. Der Betrieb massiver DRAM- und NAND-Produktionslinien baut tiefe Expertise in Prozesskontrolle, Fabrikautomatisierung und Kostendisziplin auf.

Obwohl Speicher und Logik unterschiedliche Herausforderungen sind, kann diese „Manufacturing-at-scale“-Kultur wertvoll sein, wenn fortgeschrittene Knoten vom Laborbetrieb in repeatable, high-throughput Produktion überführt werden müssen.

Samsung bietet außerdem ein breites Portfolio jenseits des Schlagzeilen-Knotens: reife Knoten, RF- und Spezialprozesse, die in realen Produkten genauso wichtig sein können wie der „3nm vs. 3nm“-Diskurs.

Häufige Käuferbedenken

Kunden, die Samsung Foundry evaluieren, konzentrieren sich oft weniger auf Spitzen-PPA-Werte als auf operative Vorhersehbarkeit:

• Ramp-Confidence: wie zuverlässig Produktionszeiträume eingehalten werden.
• Konsistenz über Knoten: ob Erkenntnisse sauber von einer Generation zur nächsten übertragbar sind.
• Yield-Reife: wie schnell frühe Yields auf ein stabiles, kosteneffektives Niveau steigen.

Diese Bedenken bedeuten nicht, dass Samsung nicht liefern kann — sie führen dazu, dass Kunden mit größeren Pufferzeiten und mehr Validierungsaufwand planen.

Wann Samsung eine starke Wahl ist

Samsung kann als strategische Zweitquelle überzeugend sein, um Abhängigkeitsrisiken zu reduzieren, insbesondere bei hochvolumigen Produkten, bei denen Versorgungskontinuität genauso wichtig ist wie ein kleiner Effizienzvorteil.

Es passt außerdem gut, wenn Ihr Team bereits mit Samsungs IP-Ökosystem und Design-Flows (PDKs, Bibliotheken, Packaging-Optionen) übereinstimmt oder wenn ein Produkt von Samsungs breiter Gerätepalette und langfristigen Kapazitätsverpflichtungen profitiert.

EUV-Ausführung: warum Werkzeuge nötig, aber nicht ausreichend sind

EUV-Lithographie ist die Schlüsseltechnik, die moderne „3nm-Klasse“-Chips ermöglicht. Bei diesen Dimensionen erfordern ältere Deep-UV-Techniken häufig aufwändige Multi-Patterning-Verfahren — ein Layer wird in mehrere Belichtungs- und Ätzschritte aufgeteilt.

EUV kann einige dieser Komplexität durch weniger Patterning-Schritte ersetzen, was typischerweise weniger Masken, weniger Alignment-Fehlerquellen und sauberere Feature-Definition bedeutet.

Warum „EUV haben“ nicht gleichbedeutend mit EUV-Führung ist

Sowohl TSMC als auch Samsung Foundry haben EUV-Scanner, aber Führung zeigt sich darin, wie konsistent diese Werkzeuge in hoch-yieldige Wafer verwandelt werden.

EUV ist empfindlich gegenüber winzigen Variationen (Dosis, Fokus, Resist-Chemie, Kontamination), und die durch EUV erzeugten Defekte sind oft probabilistisch statt offensichtlich. Gewinner sind meist die Teams, die:

• Tool-Uptime hoch und Ausfallzeiten vorhersehbar halten
• Prozesse Layer-für-Layer mit strenger statistischer Kontrolle abstimmen
• Lithographie schnell mit Metrologie und Defekt-Inspektion verbinden, um rasch zu lernen

Werkzeugverfügbarkeit, Uptime und Feinabstimmung bestimmen die Zykluszeit

EUV-Werkzeuge sind knapp und teuer, und die Produktivität eines einzelnen Werkzeugs kann zum Engpass für einen ganzen Knoten werden.

Wenn die Uptime niedriger ist oder Nacharbeiten zunehmen, verbringen Wafer länger in der Fab-Queue. Diese längere Zykluszeit verlangsamt das Yield-Learning, weil es mehr Kalenderzeit braucht, um zu sehen, ob eine Änderung geholfen hat.

Wie EUV Yield — und Kosten — verändert

Weniger Masken und Schritte können variable Kosten senken, aber EUV bringt eigene Kosten: Scanner-Zeit, Wartung und engere Prozesskontrollen.

Effiziente EUV-Ausführung ist daher ein doppelter Gewinn: bessere Yields (mehr gute Dies pro Wafer) und schnelleres Lernen, was zusammen die realen Kosten pro auslieferbarem Chip senkt.

Rampen und Zeitpläne: wie Führung beim Ausliefern von Chips sichtbar wird

Prozessführung wird nicht durch ein Folienset bewiesen — sie zeigt sich, wenn reale Produkte pünktlich, mit Zielperformance und in relevanten Mengen ausgeliefert werden.

Deshalb ist die Sprache um „Ramp“ wichtig: Sie beschreibt den unordentlichen Übergang von einem vielversprechenden Prozess zu einem verlässlichen Fabrikfluss.

Typische Ramp-Phasen (und was sie signalisieren)

Die meisten führenden Knoten durchlaufen drei Phasen:

• Risk Production: frühe Wafer auf einem annähernd finalen Prozess. Kunden nutzen dies zur Validierung grundlegender Funktionalität und um erste Yield-Trends zu erfassen.
• Qualification: Fab und Kunde legen das Prozessfenster, Zuverlässigkeitsziele und Test-Flows fest. Hier treten oft schmerzhafte Überraschungen zutage (Variation, Defektivität, Elektromigration usw.).
• Volume Production: Output wird so vorhersehbar, dass Produktteams Starts planen, Versorgung zuteilen und Packaging/Logistik fest zusagen können.

Was „High Volume Manufacturing" wirklich bedeutet

„HVM" kann je nach Markt unterschiedlich aussehen:

• Für Mobile bedeutet HVM oft sehr viele Waferstarts, enge Zeitpläne und schnelle saisonale Schwankungen.
• Für HPC/AI kann HVM geringere Stückzahlen, aber hohe Anforderungen bedeuten — große Dies, fortgeschrittene Packaging-Kapazität und konstante Verfügbarkeit sind ebenso wichtig wie rohes Wafer-Volumen.
• Für Automotive ist HVM untrennbar mit langen Qualifikationszyklen und konsistenter, mehrjähriger Versorgung verbunden.

Wie Kunden Zeitpläne lesen — von Tape-out bis Auslieferung

Kunden beobachten die Zeit zwischen Tape-out → First Silicon → Validated Stepping → Produktlieferungen.

Kürzere Zeit ist nicht immer besser (Überstürzung kann nach hinten losgehen), aber lange Lücken deuten oft auf Yield-, Zuverlässigkeits- oder Design-Ökosystem-Probleme hin.

Öffentliche Indikatoren, auf die man achten kann (ohne sie zu überinterpretieren)

Interne Yield-Diagramme sieht man nicht, aber man kann auf Folgendes achten:

• Wiederholte Produktstart-Verschiebungen mit Bezug auf „Siliziumbereitschaft"
• Ob mehrere, unterschiedliche Kunden auf demselben Knoten ausliefern
• Ausbau von Kapazität und Packaging, der zur behaupteten Ramp-Zeit passt
• Klare Aussagen zu PPA-Zielen und stabilen Designregeln im Zeitverlauf

In der Praxis gewinnt die Foundry, die frühe Erfolge in konsistente Auslieferungen verwandelt — und diese Glaubwürdigkeit kann mehr wert sein als ein kleiner PPA-Vorteil.

Packaging und Chiplets: das neue Schlachtfeld jenseits des Knotens

Ein „besserer Knoten“ garantiert nicht mehr automatisch ein besseres Produkt. Wenn Chips in mehrere Dies (Chiplets) zerlegt und Speicher neben Compute gestapelt werden, wird fortschrittliches Packaging Teil der Leistungs- und Versorgungsstory, nicht nur ein Nachgedanke.

Warum Packaging jetzt die Performance beeinflusst

Moderne Prozessoren kombinieren oft verschiedene Silizium-Tiles (CPU, GPU, I/O, Cache), die auf unterschiedlichen Prozessen gefertigt und dann mit dichten Verbindungen zusammengeführt werden.

Packaging-Entscheidungen beeinflussen direkt Latenz, Energie und erreichbare Taktraten — weil die Entfernung und Qualität dieser Verbindungen fast so wichtig sind wie die Transistoren selbst.

Was Käufer brauchen: Chiplets, HBM und Thermik

Für KI-Beschleuniger und High-End-GPUs umfasst die Packaging-Stückliste oft:

• Chiplet-Integration: feine Pitch-Verbindungen, die sich eher wie On-Chip-Verbindungen denn wie herkömmliche Package-Interconnects verhalten.
• HBM-Integration: Stapel von High-Bandwidth-Memory nahe an den Compute-Dies, um Bandbreitenengpässe zu vermeiden.
• Thermisches Management: mehr Watt auf kleiner Fläche bedeutet, Packaging muss Wärme ableiten statt sie einzuschließen.

Das sind keine „Nice-to-haves“. Ein großartiges Compute-Die gepaart mit einer schwachen thermischen oder Interconnect-Lösung kann realweltliche Leistung kosten oder niedrigere Leistungsziele erzwingen.

Packaging-Kapazität kann Lieferungen begrenzen

Selbst wenn Wafer-Yields besser werden, können Packaging-Yield und -Kapazität zum begrenzenden Faktor werden — besonders bei großen KI-Geräten, die mehrere HBM-Stapel und komplexe Substrate benötigen.

Wenn ein Lieferant nicht genug fortgeschrittene Packaging-Slots bieten kann oder ein Multi-Die-Paket schlechte Montage-Yields hat, drohen verzögerte Rampen und begrenzte Stückzahlen.

Fragen, die Käufer Foundries jetzt stellen

Bei der Bewertung von TSMC vs. Samsung Foundry fragen Kunden zunehmend packaging-orientiert:

• Wer trägt End-to-End-Verantwortung (Wafer → Package → Test), falls etwas schiefgeht?
• Wie sind Known-Good-Die, Package-Montage und Endtests koordiniert?
• Kann die Foundry die gesamte Kette sichern: Substrate, HBM-Lieferkettenabgleich und Logistik?

In der Praxis erstreckt sich Knoteführung und Kundenvertrauen über das Silizium hinaus: Es geht um die Fähigkeit, ein komplettes, hoch-yieldiges Paket in großem Maßstab zu liefern.

Kundenvertrauen: warum es einen kleinen PPA-Rückstand überwiegen kann

Ein PPA-Vorteil von 1–3% wirkt auf einer Folie entscheidend. Für viele Käufer ist er das nicht.

Wenn ein Produktstart an ein enges Zeitfenster gebunden ist, kann vorhersehbare Ausführung mehr Wert haben als ein etwas besseres Dichte- oder Frequenzziel.

Was „Vertrauen" praktisch bringt

Vertrauen ist kein vages Gefühl — es ist ein Bündel praktischer Zusicherungen:

• IP-Schutz und Vertraulichkeit: strenge Kontrollen rund um Designdaten, Maskensätze und Kundenroadmaps. Ein Leak kann Jahre an Wettbewerbsvorteil auslöschen.
• Wiederholbare Ergebnisse: Wenn Sie letztes Jahr einen ähnlichen Chip getaped-out haben, möchten Sie, dass der nächste ähnlich funktioniert — gleiche Regeln, gleiche Corner-Behavior, weniger Überraschungen.
• Transparente Problemlösung: wenn Yields sinken oder ein parametisches Limit spät auftaucht, brauchen Sie schnelle Ursachenforschung und ehrliche Zeitpläne.

Beziehungen sind wichtig, weil Silizium ein Service ist

Führende Fertigung ist keine Commodity. Die Qualität der Support-Ingenieursarbeit, Klarheit der Dokumentation und Stärke der Escalation Paths können darüber entscheiden, ob ein Problem zwei Tage oder zwei Monate dauert.

Langfristige Kunden schätzen oft:

• Stabile PDK-Updates und Änderungsmitteilungen
• schnellen Zugang zu Prozess-Experten (nicht nur ein Ticket-System)
• eine Historie von „keinem Drama" bei Rampen von Risk zu Volume

Multi-Sourcing: auf dem Papier schlau, an der Spitze schwer

Unternehmen versuchen, Abhängigkeiten zu reduzieren, indem sie eine zweite Foundry qualifizieren. Auf fortgeschrittenen Knoten ist das teuer und langsam: unterschiedliche Designregeln, unterschiedliche IP-Verfügbarkeit und faktisch ein zweiter Port des Chips.

Viele Teams dual-sourcen daher nur bei reiferen Knoten oder für weniger kritische Teile.

Foundry-Fit Checkliste (jenseits Schlagzeilenspezifikationen)

Fragen, die Sie vor einer Verpflichtung stellen sollten:

• Wie oft ändern sich Designregeln und wie disruptiv sind Updates?
• Wie schnell sind Yield-/FA-Eskalationen beantwortet?
• Ist die erforderliche IP (SRAMs, PHYs, EDA-Flows) in Volumen bewährt?
• Wie vorhersehbar sind Zeitpläne von Tapeout über Qualification bis Ramp?
• Welche vertraglichen und technischen Schutzmaßnahmen sichern Ihre Daten?

Sind diese Antworten stark, verliert ein kleiner PPA-Rückstand oft seine Entscheidungsrelevanz.

Kosten, Preisgestaltung und die echte Ökonomie eines guten Dies

Ein Foundry-Angebot beginnt meist mit einem Preis pro Wafer, aber diese Zahl ist nur die erste Position. Käufer zahlen de facto für gute Chips, die pünktlich geliefert werden, und mehrere Faktoren entscheiden, ob eine „günstigere“ Option wirklich günstig bleibt.

Was Waferpreise antreibt

Waferpreise steigen, je neuer und komplexer ein Knoten ist. Die großen Hebel sind:

• Knotenreife: früh in der Lebensphase werden Prozesse noch kalibriert, und die Preise spiegeln diese Investition wider.
• Yield: bei weniger nutzbaren Dies pro Wafer steigt der effektive Preis pro Chip.
• Maskensätze: fortgeschrittene Knoten benötigen mehr (und teurere) Masken; ein vollständiger Satz kann eine große Vorlaufkostenposition sein.
• Packaging-Aufschläge: fortgeschrittenes Packaging, Interposer oder Chiplet-Integration können gerade bei High-End-Teilen die Waferkosten übertreffen.

Total Cost of Ownership (TCO): wo Budgets wirklich bewegt werden

Im TCO drehen sich viele Vergleiche um eine andere Reihenfolge der Prioritäten. Ein Design mit wenigeren Re-Spins (Tape-outs) spart nicht nur Maskenkosten, sondern Monate an Engineering-Zeit.

Zeitverzug kann teurer sein als jeder Wafer-Rabatt — ein verpasstes Produktfenster bedeutet verlorene Umsätze, zusätzliche Lagerbestände oder verzögerte Plattformstarts.

Auch Engineering-Aufwand zählt: wenn das Erreichen von Zieltakten oder Energie viel Abstimmungsaufwand, zusätzliche Validierung oder Workarounds erfordert, zeigen sich diese Kosten in Personal- und Zeitaufwand.

Volumenverpflichtungen und Kapazitätsreserven

Am führenden Rand zahlen Käufer oft für Kapazitätsreservierung — eine Verpflichtung, die sicherstellt, dass Wafer verfügbar sind, wenn das Produkt rampen soll. Praktisch ist das wie das Buchen von Fertigungsplätzen im Voraus.

Der Kompromiss ist Flexibilität: stärkere Verpflichtungen können besseren Zugang sichern, aber weniger Spielraum lassen, Volumina schnell zu ändern.

Wenn „günstiger pro Wafer" teurer pro gutem Die wird

Bietet eine Option einen niedrigeren Waferpreis, aber schlechteren Yield, höhere Variabilität oder höhere Chance auf Re-Spins, kann der Preis pro gutem Die am Ende höher liegen.

Deshalb modellieren Beschaffungsteams zunehmend Szenarien: Wie viele verkaufbare Chips erhalten wir pro Monat bei unseren Zielspecs, und was passiert, wenn wir um ein Quartal zurückrutschen? Das beste Angebot übersteht diese Prüfungen.

Lieferkette und geopolitisches Risiko: worauf Käufer planen

Wenn ein Unternehmen eine führende Foundry wählt, entscheidet es nicht nur über Transistoren — es entscheidet, wo sein wertvollstes Produkt gefertigt, verschickt und möglicherweise verzögert wird.

Das macht Konzentrationsrisiko zur Frage für den Vorstand: zu viel kritische Kapazität in einer Region kann eine regionale Störung in einen globalen Produktengpass verwandeln.

Geopolitik, Konzentration und „Single Points of Failure"

Der Großteil der führenden Volumenfertigung konzentriert sich auf wenige Standorte. Käufer sorgen sich um Ereignisse, die nichts mit Technik zu tun haben: Spannungen über die Meerenge, Änderungen der Handelspolitik, Sanktionen, Hafenschließungen oder Visums- und Logistikrestriktionen, die Installation und Wartung verlangsamen.

Sie planen auch für ganz profane, reale Probleme — Erdbeben, Stürme, Stromausfälle und Wasserengpässe — denn eine fortgeschrittene Fab ist ein fein abgestimmtes System. Eine kurze Störung kann sich in verpasste Markteinführungsfenster verwandeln.

Kapazitätserweiterung und Disaster Recovery

Kapazitätsankündigungen sind wichtig, aber Redundanz ebenso: mehrere für denselben Prozess qualifizierte Fabriken, Backup-Versorgungen und die Fähigkeit, den Betrieb schnell wiederherzustellen.

Kunden fragen zunehmend nach Disaster-Recovery-Playbooks, regionaler Diversifizierung von Packaging und Test sowie wie schnell eine Foundry Lose umverteilen kann, wenn eine Site ausfällt.

Exportkontrollen und Unsicherheit bei Ausrüstungsversorgung

Fortgeschrittene Knotenerzeugung hängt von einer langen Ausrüstungs- und Materialkette ab (EUV-Tools, Abscheidung, Ätzen). Exportkontrollen können einschränken, wohin Werkzeuge geliefert, gewartet werden oder welche Kunden beliefert werden. Selbst wenn eine Fab normal arbeitet, können Verzögerungen bei Werkzeuglieferungen, Ersatzteilen oder Upgrades Rampen verlangsamen und verfügbare Kapazität reduzieren.

Praktische Wege, wie Käufer Risiko reduzieren

Unternehmen kombinieren typischerweise mehrere Ansätze:

• Design-Portabilität: IP und Flows kompatibel über Foundries halten, wo möglich, damit ein späterer Wechsel kein vollständiges Redesign erfordert.
• Zweitquellen: mindestens eine alternative Prozess- oder Package-Option qualifizieren — auch wenn sie nicht identisch ist.
• Multi-Region Packaging/Test: Wafer-Fab-Risiko vom Montage-Risiko trennen, um einen einzelnen Engpass zu vermeiden.
• Puffer und Verträge: längere Bedarfsprognosen, strategische Bestände und klarere Priorisierungs-/Strafklauseln.

All das eliminiert Risiko nicht, aber es verwandelt eine „alles-auf-eine-Karte“-Abhängigkeit in einen planbaren Prozess.

Blick nach vorn: die 2nm-Ära und wer die Zukunft fertigt

„2nm“ ist weniger ein einzelner Shrink als ein Bündel von Änderungen, die zusammenkommen müssen.

Was 2nm-Roadmaps meist implizieren

Die meisten 2nm-Pläne gehen von einer neuen Transistorstruktur aus (typischerweise Gate-All-Around / Nanosheet), um Leckströme zu reduzieren und Kontrolle bei niedrigen Spannungen zu verbessern.

Sie setzen außerdem zunehmend auf Backside-Power-Delivery (Stromversorgungsleitungen auf die Rückseite verlagern), um Routing-Fläche für Signale freizumachen, sowie neue Interconnect-Materialien und Designregeln, damit Leiterbahnen nicht zum Hauptlimitierer werden.

Mit anderen Worten: der Knotename steht für Transistor + Stromversorgung + Verdrahtung, nicht nur für einen feineren Lithographieschritt.

Glaubwürdigkeit ist Ausführung + Ökosystem, nicht nur Folien

Eine 2nm-Ankündigung ist nur relevant, wenn die Foundry (1) wiederholbare Yields erreicht, (2) stabile PDKs und Sign-off-Flows früh genug liefert, damit Kunden designen können, und (3) Packaging, Test und Kapazität so organisiert, dass Volumenprodukte tatsächlich ausliefern.

Die beste Roadmap ist die, die echte Kundentape-outs übersteht, nicht interne Demos.

KI-Nachfrage und Energiegrenzen werden Prioritäten lenken

KI treibt Chips zu massiven Die-Größen, Chiplets und großer Speicherbandbreite — während Energiegrenzen Effizienzgewinne über rohe Frequenz schieben.

Das macht Stromversorgung, Thermik und fortschrittliches Packaging genauso wichtig wie Transistordichte. Erwarten Sie, dass Entscheidungen über den „besten Knoten“ Packaging-Optionen und Energieeffizienz pro Watt in realen Workloads mit einbeziehen.

Ein praktischer Entscheidungsrahmen

Teams, die bewährte, hochvolumige Vorhersehbarkeit, tiefe EDA/IP-Bereitschaft und geringes Zeitplanrisiko priorisieren, tendieren zu TSMC — selbst wenn es teurer ist.

Teams, die wettbewerbsfähige Preise wollen, bereit sind, das Design mit der Foundry mitzuoptimieren, oder eine Zweit-Quelle-Strategie anstreben, evaluieren oft Samsung Foundry — besonders wenn Zeit bis Vertragsabschluss und strategische Diversifizierung genauso wichtig sind wie Spitzen-PPA.

In beiden Fällen standardisieren die erfolgreichen Organisationen auch ihre interne Ausführung: klare Planung, schnelles Iterieren und Rollback, wenn Annahmen brechen. Dieselbe operative Denkweise ist der Grund, warum moderne Entwicklungsteams Plattformen wie Koder.ai für Vibe-Coding von Apps Ende-zu-Ende (React im Web, Go + PostgreSQL im Backend, Flutter für Mobile) mit Deployment und Hosting einsetzen — denn schnelle Iteration ist nur dann wertvoll, wenn sie vorhersehbar bleibt.