TSMC vs Samsung Foundry: procesleiderschap versus klantvertrouwen

Wat deze vergelijking echt meet

Een "foundry" is het bedrijf dat chips voor andere bedrijven produceert. Apple, NVIDIA, AMD, Qualcomm en veel startups ontwerpen meestal de chip (de blauwdruk) en vertrouwen vervolgens op een foundry om dat ontwerp op schaal om te zetten in miljoenen identieke, werkende dies.

De taak van de foundry is niet alleen het afdrukken van patronen — het is het runnen van een herhaalbaar, fabriekssysteem met hoge volumes waarin kleine procesverschillen bepalen of een product op tijd verscheept wordt, prestatie-doelen haalt en winstgevend blijft.

Wat “procesleiderschap” betekent voor kopers

Procesleiderschap gaat minder over marketingclaims en meer over wie betrouwbaar betere PPA levert — prestaties, energieverbruik en oppervlakte — bij hoge opbrengst. Voor kopers vertaalt leiderschap zich in praktische uitkomsten:

• Hogere kloksnelheden bij hetzelfde vermogen (of langere batterijduur bij dezelfde prestaties)
• Kleinere die-grootte voor dezelfde functionaliteit (wat vaak de kosten verlaagt)
• Minder defect-gerelateerde uitval, hogere volumes en stabielere levering

Waarom toonaangevende nodes ertoe doen

Toonaangevende nodes zijn vaak waar de grootste efficiëntiewinst te halen is, daarom zijn ze zo belangrijk voor AI-versnellers en datacenters (prestaties per watt), smartphones (batterijduur en thermiek) en laptops/pc's (duurzame prestaties bij dunne ontwerpen).

Maar de “beste” node hangt af van het product: een mobiele SoC en een enorme AI-GPU belasten het proces op heel verschillende manieren.

Stel verwachtingen: resultaten variëren

Deze vergelijking kan geen permanente winnaar aanwijzen. Verschillen verschuiven per nodegeneratie, per levenscyclusfase van een node (vroege ramp versus volwassen) en per specifieke ontwerprichtlijnen en libraries die een klant gebruikt.

Het ene bedrijf kan leidend zijn voor één productklasse, terwijl het andere aantrekkelijker is voor iets anders.

Nodenaam is geen één-op-één vergelijking

Publieke labels zoals “3nm” zijn geen gestandaardiseerde maat. Het zijn productnamen, geen universele schaal. Twee “3nm”-aanbiedingen kunnen verschillen in transistorontwerpkeuzes, dichtheidsdoelen, energie-eigenschappen en rijpheid — dus zinvolle vergelijkingen gebruiken echte metrics (PPA, yield, ramp-timing), niet alleen het nodenaamlabel.

De metrics die bepalen wie wint: PPA, yield en time-to-volume

Foundry "leiderschap" is geen enkel getal. Kopers beoordelen een node meestal op de bruikbare balans tussen PPA, het leveren van yield op schaal en het bereiken van time-to-volume snel genoeg voor productlanceringen.

PPA: prestaties, vermogen, oppervlakte (en waarom trade-offs verschillen)

PPA staat voor performance (hoe snel de chip kan draaien), power (hoeveel energie het verbruikt bij een bepaalde snelheid) en area (hoeveel silicium het nodig heeft). Deze doelen concurreren met elkaar.

Een smartphone-SoC kan vermogen en oppervlakte prioriteren om de batterijduur te verlengen en meer functies op de chip te plaatsen. Een datacenter-CPU of AI-versneller kan meer oppervlakte (en kosten) accepteren om frequentie en duurzame prestaties te halen, terwijl vermogen ook belangrijk blijft omdat elektriciteit en koeling de operationele kosten domineren.

Yield: de hefboom achter kosten en schema's

Yield is het aandeel dies op een wafer die werken en aan specificatie voldoen. Het beïnvloedt:

• Unitkosten: lage yield betekent dat je betaalt voor veel onbruikbaar silicium.
• Schema's: er zijn meer waferstarts nodig om hetzelfde aantal goede chips te krijgen.
• Beschikbaarheid van volumes: zelfs met genoeg tools beperkt een slechte yield het aantal verscheepte onderdelen.

Yield wordt bepaald door defectdichtheid (hoeveel willekeurige fouten optreden) en variabiliteit (hoe consistent transistor gedrag is over de wafer en batches). Vroeg in de levenscyclus van een node is variabiliteit meestal hoger, wat de bruikbare frequentieklassen kan verminderen of kan dwingen tot conservatieve spanningen.

Time-to-volume: wanneer “beschikbaar” “verscheepbaar” wordt

Aankondigingen zijn minder belangrijk dan de datum waarop een node consequent hoog-yield, in-spec wafers produceert voor veel klanten. Volwassen nodes zijn vaak voorspelbaarder; vroege-node stabiliteit kan schommelen naarmate processen, masks en regels worden aangescherpt.

Design enablement: de verborgen hefboom

Zelfs met vergelijkbare siliciumfysica hangen uitkomsten af van design enablement: PDK-kwaliteit, standaard-cell en geheugenlibraries, gevalideerde IP en goed beproefde EDA-flows.

Sterke enablement vermindert herontwerpen, verbetert timing/power-closure en helpt teams sneller volume te bereiken — vaak verkleint het echte wereldverschil tussen foundries.

Er is een bruikbare parallel met software: teams leveren sneller als het "platform" frictie wegneemt. Tools zoals Koder.ai doen dat voor app-ontwikkeling door teams web-, backend- en mobiele producten via chat te laten bouwen (met planningsmodus, snapshots/rollback, deployment en broncode-export). In silicium speelt foundry-enablement een vergelijkbare rol: minder verrassingen, meer herhaalbaarheid.

Nodenaam versus echte technologie: wat er onder de motorkap verandert

“3nm”, “2nm” en vergelijkbare noden klinken als een fysieke maat, maar ze zijn grotendeels een afkorting voor een generatie procesverbeteringen. Elke foundry kiest zijn eigen naamgeving en het “nm”-getal verwijst niet meer eenduidig naar één feature-grootte op de chip.

Daarom kan een “N3”-chip van het ene bedrijf en een “3nm”-chip van een ander wezenlijk verschillen in snelheid, vermogen en yield.

FinFET vs. GAA: waarom de transistorvorm telt

Jarenlang vertrouwen toonaangevende logica-ontwerpen op FinFET-transistors — denk aan een verticale siliconenvin waar de gate drie zijden omheen wikkelt. FinFETs verbeterden controle en verminderden lekverliezen vergeleken met oudere planar-transistors.

De volgende stap is GAA (Gate-All-Around), waarbij de gate het kanaal vollediger omsluit (vaak geïmplementeerd als nanosheets). In theorie kan GAA betere lekcontrole en schaalbaarheid bij zeer lage spanningen bieden.

In de praktijk brengt het ook nieuwe fabricagecomplexiteit, afstemmingsuitdagingen en variabiliteitsrisico's met zich mee — dus “nieuwere architectuur” is niet automatisch beter voor elk type chip.

SRAM en interconnect: de verborgen begrenzers

Zelfs als logische transistors goed schalen, zitten echte producten vaak vast op:

• SRAM-schaalbaarheid: caches krimpen niet altijd even gemakkelijk als logica, dus chipoppervlak en kosten verbeteren mogelijk minder dan de nodenaam suggereert.
• Interconnect en routing: naarmate draden dunner en dichter worden, kunnen weerstand en capaciteit toenemen, wat snelheid en vermogen schaadt.

Soms komen prestatiewinsten meer van metallisatie- en routingverbeteringen dan van de transistor zelf.

Dichtheid vs. vermogen: verschillende klanten, verschillende “winsten”

Sommige kopers geven prioriteit aan dichtheid (meer rekenkracht per mm² voor kosten en doorvoer), terwijl anderen energie-efficiëntie (batterijduur, thermiek en duurzame prestaties) belangrijker vinden.

Een node kan op papier “vooroplopen” maar een slechtere match zijn als de werkelijke PPA-balans niet aansluit bij de productdoelen.

TSMC in de praktijk: sterke punten waarvoor klanten betalen

Wanneer klanten uitleggen waarom ze voor TSMC kiezen, beginnen ze zelden met één benchmarkgetal. Ze praten over voorspelbaarheid: noden die beschikbaar zijn op de data die niet veel verschuiven, procesopties die met minder verrassingen komen en een ramp die op de beste manier "saai" aanvoelt — wat betekent dat je een productcyclus kunt plannen en die daadwerkelijk haalt.

Voorspelbare ramps plus een ecosysteem dat wrijving vermindert

Een groot deel van TSMC’s aantrekkingskracht is het omliggende ecosysteem. Veel IP-leveranciers, EDA-toolflows en referentiemethoden zijn als eerste (of grondiger) afgestemd op TSMC-processen en PDKs.

Die brede ondersteuning verlaagt integratierisico, vooral voor teams die geen lang debugtraject kunnen veroorloven.

Yield-learning, ontwerpsupport en verpakkingsbreedte

TSMC krijgt ook vaak krediet voor snelle yield-learning zodra echte volumes beginnen. Voor klanten vertaalt dat zich naar minder kwartalen waarin elk exemplaar duur en schaars is.

Naast wafers wijzen kopers op praktische “extras”: ontwerpdiensten en een diep pakket aan verpakkingsopties. Geavanceerde packaging-opties (zoals CoWoS/SoIC-stijlen) zijn belangrijk omdat veel producten nu winnen op systeemniveau-integratie, niet alleen op transistorendichtheid.

De trade-offs: capaciteit en wie prioriteit krijgt

Het nadeel van de default-keuze zijn concurrentie om capaciteit. Leading-edge slots kunnen krap zijn en allocatie kan de grootste, langst-commitente klanten bevoordelen — vooral tijdens grote ramps.

Kleinere fabless-bedrijven moeten soms eerder plannen, andere tape-outwindows accepteren of een tweede foundry voor minder kritieke onderdelen gebruiken.

Waarom veel bedrijven één primaire foundry standaardiseren

Zelfs met deze beperkingen standaardiseren veel fabless-teams rond één primaire foundry omdat het alles vereenvoudigt: herbruikbare IP-blokken, herhaalbare signoff, een consistente DFM-playbook en een leveranciersrelatie die met elke generatie verbetert.

Het resultaat is minder organisatorische wrijving — en meer vertrouwen dat “goed genoeg op papier” ook goed in productie zal zijn.

Samsung Foundry in de praktijk: sterke punten en veelvoorkomende zorgen

Samsung Foundry’s verhaal is nauw verbonden met Samsung Electronics zelf: een bedrijf dat vlaggenschip mobiele chips ontwerpt, toonaangevend geheugen produceert en een groot deel van de fabricagestapel bezit.

Die verticale integratie kan praktische voordelen opleveren — nauwe afstemming tussen ontwerpbehoeften en fab-uitvoering, en het vermogen om grote, langetermijn kapitaalinvesteringen te doen wanneer de businesscase strategisch is, niet alleen transactioneel.

Waar Samsung’s ervaring kan helpen

Weinig bedrijven zitten op het kruispunt van massaproductie van geheugen en geavanceerde logica. Het runnen van enorme DRAM- en NAND-operaties bouwt diepgaande vaardigheden op in procescontrole, fab-automatisering en kostendiscipline.

Hoewel geheugen en logica verschillende uitdagingen hebben, kan die “productie op schaal”-cultuur waardevol zijn wanneer geavanceerde nodes van labprestaties naar herhaalbare, hoogdoorvoerende productie moeten overgaan.

Samsung biedt ook een breed portfolio buiten de kopnode: volwassen nodes, RF en specialiteitsprocessen die net zo relevant kunnen zijn als de “3nm vs. 3nm”-discussie voor echte producten.

Veelvoorkomende koperzorgen

Kopers die Samsung Foundry evalueren richten zich vaak minder op piek-PPA-claims en meer op operationele voorspelbaarheid:

• Rampvertrouwen: hoe betrouwbaar houden productieseries hun volumeschema's.
• Consistentie over nodes heen: vertalen leerpunten zich gemakkelijk van de ene generatie naar de volgende?
• Yield-rijpheid: hoe snel verbeteren vroege yields naar een stabiel, kosteneffectief niveau?

Deze zorgen betekenen niet dat Samsung niet kan leveren — ze betekenen dat klanten vaak met bredere buffers en meer validatie-inspanning plannen.

Wanneer Samsung een sterke match is

Samsung kan aantrekkelijk zijn als strategische second-source om afhankelijkheidsrisico te verminderen, vooral voor producten met hoge volumes waarbij continuïteit van levering even belangrijk is als een klein efficiëntievoordeel.

Het kan ook goed passen wanneer je team al is afgestemd op Samsung’s IP-ecosysteem en designflows (PDKs, libraries, packaging-opties), of wanneer een product profiteert van Samsung’s bredere apparaatportfolio en langetermijn capaciteitscommitments.

EUV-uitvoering: waarom tooling nodig maar niet voldoende is

EUV-lithografie is het werkpaard dat moderne “3nm-klasse” chips mogelijk maakt. Op deze dimensies vereisen oudere deep-UV-technieken vaak zware multi-patterning — het opsplitsen van één laag in meerdere belichtingen en etches.

EUV kan een deel van die complexiteit vervangen met minder patterning-stappen, wat meestal minder masks, minder uitlijnmomenten om fout te gaan en schonere feature-definitie betekent.

Waarom “EUV hebben” niet hetzelfde is als leiden met EUV

Zowel TSMC als Samsung Foundry hebben EUV-scanners, maar leiderschap gaat over hoe consequent je die tools in hoge-yield wafers verandert.

EUV is gevoelig voor kleine variaties (dosis, focus, resistchemie, vervuiling) en de defecten die het creëert kunnen probabilistisch zijn in plaats van duidelijk. De winnaars zijn meestal de teams die:

• tool-uptime hoog houden en downtime voorspelbaar maken
• processen laag-voor-laag afstemmen met strakke statistische controle
• lithografie snel koppelen aan metrologie en defectinspectie om snel te leren

Toolbeschikbaarheid, uptime en tuning bepalen cyclustijd

EUV-tools zijn schaars en duur, en de doorvoer van een enkele tool kan een bottleneck voor een hele node worden.

Wanneer uptime lager is of herwerkpercentages stijgen, zitten wafers langer in de fab-queue. Die langere cyclustijd vertraagt yield-learning omdat het meer kalendertijd kost om te zien of een wijziging geholpen heeft.

Hoe EUV yield en kosten verandert

Minder masks en stappen kunnen de variabele kosten verlagen, maar EUV brengt ook zijn eigen kosten mee: scantijd, onderhoud en strakkere procescontroles.

Efficiënte EUV-uitvoering is daarom een dubbele winst: betere yields (meer goede dies per wafer) en snellere learning, wat samen de werkelijke kost per verscheepbaar chip verlaagt.

Ramps en tijdlijnen: hoe leiderschap zich toont in verscheepte chips

Procesleiderschap wordt niet bewezen met een slide deck — het blijkt wanneer echte producten op tijd verschepen, met de beoogde prestaties en in betekenisvolle aantallen.

Daarom telt de term “ramp”: het beschrijft de rommelige overgang van een veelbelovend proces naar een betrouwbaar fab-flow.

De typische rampphases (en wat ze signaleren)

De meeste leading-edge nodes doorlopen drie brede fasen:

• Risk production: vroege wafers op een bijna-final proces. Klanten gebruiken dit om basisfunctionaliteit te valideren en een eerste inschatting van yield-trends te krijgen.
• Qualification: de fab en klant sluiten het procesvenster, betrouwbaarheidstargets en testflows af. Hier komen pijnlijke verrassingen aan het licht (variatie, defectiviteit, electromigratie, enz.).
• Volume production: output wordt voorspelbaar genoeg dat productteams lanceringen kunnen plannen, supply kunnen toewijzen en commitment kunnen maken naar downstream verpakking en logistiek.

Wat “high volume manufacturing” echt betekent

“HVM” kan verschillend betekenen per markt:

• Voor mobiel impliceert HVM vaak zeer grote waferstarts, strakke schema's en snelle seizoenswisselingen.
• Voor HPC/AI kan HVM minder in unit-aantal zijn maar nog steeds veeleisend — grote dies, geavanceerde packaging-capaciteit en stabiele beschikbaarheid zijn net zo belangrijk als ruwe waferhoeveelheid.
• Voor automotive is HVM onlosmakelijk verbonden met lange kwalificatielijnen en consistente, meerjarige levering.

Hoe klanten tijdlijnen lezen — van tape-out tot verzending

Kopers letten op de tijd tussen tape-out → first silicon → gevalideerde stepping → productleveringen.

Korter is niet altijd beter (haast kan averechts werken), maar lange tussenpozen wijzen vaak op yield-, betrouwbaarheid- of design-ecosysteemfrictie.

Publieke indicatoren om te volgen (zonder te overinterpreteren)

Je ziet geen interne yield-charts, maar je kunt letten op:

• Herhaalde productlanceringen die uitgesteld worden met als reden “silicon readiness”
• Of meerdere, niet-gerelateerde klanten op dezelfde node verschepen
• Uitbreiding van capaciteit en packaging die overeenkomt met de beweerde ramptiming
• Duidelijke uitspraken over PPA-targets en designregels die stabiel blijven over tijd

In de praktijk wint de foundry die vroege successen omzet in consequente verschepingen aan geloofwaardigheid — en die geloofwaardigheid kan meer waard zijn dan een klein PPA-voordeel.

Packaging en chiplets: het nieuwe strijdveld voorbij de node

Een “betere node” garandeert geen beter product meer. Nu chips in meerdere dies (chiplets) worden opgesplitst en geheugen naast compute wordt gestapeld, wordt geavanceerde verpakking deel van het prestatie- en leveringsverhaal, niet een bijzaak.

Waarom packaging nu prestaties beïnvloedt

Moderne processors combineren vaak verschillende siliciumtegels (CPU, GPU, I/O, cache) gemaakt op verschillende processen en verbinden ze met dichte interconnects.

Verpakkingskeuzes beïnvloeden direct latency, vermogen en haalbare kloksnelheden — omdat de afstand en kwaliteit van die verbindingen bijna net zo belangrijk zijn als transistor-snelheid.

Wat kopers nodig hebben: chiplets, HBM en thermiek

Voor AI-versnellers en high-end GPU's bevat de packaging-kalk vaak:

• Chiplet-integratie: fijn-pitch links die zich meer gedragen als on-chip bedrading dan een traditioneel package.
• HBM-integratie: stapels High-Bandwidth Memory dicht bij de compute-die(s) om bandbreedteknelpunten te vermijden.
• Thermisch beheer: meer watt in een kleiner gebied betekent dat packaging moet helpen warmte af te voeren, niet vasthouden.

Dit zijn geen luxeopties. Een geweldige compute-die gecombineerd met een zwakke thermische of interconnect-oplossing kan echte prestaties verliezen of lagere vermogensdoelen vereisen.

Packaging-capaciteit kan verzendingen blokkeren

Zelfs wanneer wafer-yields verbeteren, kunnen packaging-yield en capaciteit de beperkende factor worden — vooral voor grote AI-apparaten die meerdere HBM-stacks en complexe substraten nodig hebben.

Als een leverancier niet genoeg geavanceerde packaging-slots kan bieden, of als een multi-die package een slechte assemblageyield heeft, kunnen klanten vertraagde ramps en beperkte volumes ervaren.

De vragen die kopers foundries nu stellen

Bij het vergelijken van TSMC en Samsung Foundry vragen klanten steeds vaker naar packaging, zoals:

• Wie draagt end-to-end verantwoordelijkheid (wafer → package → test) als er iets faalt?
• Hoe zijn known-good-die, package-assemblage en eindtest op elkaar afgestemd?
• Kan de foundry de volledige keten veiligstellen: substrates, HBM-voorraad en logistieke afstemming?

In de praktijk reiken nodeleiderschap en klantvertrouwen verder dan silicium: ze omvatten het vermogen om een compleet, hoog-yield package op schaal te leveren.

Klantvertrouwen: waarom dat een klein PPA-verschil kan overtreffen

Een 1–3% PPA-voordeel lijkt beslissend op een slide. Voor veel kopers is dat het niet.

Wanneer een productlancering aan een nauwe window vastzit, kan voorspelbare uitvoering meer waard zijn dan een iets betere dichtheid of frequentie.

Wat “vertrouwen” je echt oplevert

Vertrouwen is geen vaag gevoel — het is een bundel praktische zekerheden:

• IP-bescherming en vertrouwelijkheid: strikte controles rond ontwerppgegevens, masksets en klantroadmaps. Eén lek kan jaren concurrentievoordeel wegvagen.
• Herhaalbare uitkomsten: als je vorig jaar een vergelijkbare chip taped out hebt, wil je dat de volgende zich vergelijkbaar gedraagt — dezelfde regels, hetzelfde corner-gedrag, minder verrassingen.
• Transparante probleemoplossing: wanneer yields dalen of een parameter laat ondervinden, heb je snel root-cause werk en eerlijke tijdlijnen nodig.

Relaties doen ertoe omdat silicium een dienst is

Leading-edge fabricage is geen commodity. De kwaliteit van support engineering, duidelijkheid van documentatie en de sterkte van escalatiepaden kunnen bepalen of een issue twee dagen of twee maanden duurt.

Langetermijnklanten waarderen vaak:

• Stabiele PDK-updates en wijzigingsmededelingen
• Snelle toegang tot procesexperts (niet alleen ticketing)
• Een geschiedenis van "geen drama" bij ramps van risk naar volume

Multi-sourcing: op papier slim, aan de leading edge moeilijk

Bedrijven proberen afhankelijkheid te verminderen door een tweede foundry te kwalificeren. Bij geavanceerde nodes is dat duur en traag: verschillende ontwerpregels, verschillende IP-beschikbaarheid en in feite een tweede poort naar de chip.

Veel teams komen ertoe om alleen op volwassen nodes of voor minder kritieke onderdelen dual-sourcing te doen.

Foundry-fit checklist (buiten kopspecs)

Vraag dit voordat je je vastlegt:

• Hoe vaak veranderen ontwerpregels en hoe disruptief zijn updates?
• Wat is de typische doorlooptijd voor yield/FA-escalaties?
• Is de benodigde IP (SRAMs, PHYs, EDA-flows) bewezen in volume?
• Hoe voorspelbaar zijn schema's van tapeout naar kwalificatie naar ramp?
• Welke contractuele en technische waarborgen beschermen jouw data?

Als die antwoorden sterk zijn, stopt een klein PPA-verschil vaak met het beslissende criterium te zijn.

Kosten, prijsstelling en de echte economie van een goede die

Een foundry-offerte begint meestal met een prijs per wafer, maar dat getal is slechts de eerste regel. Wat kopers echt betalen is goede chips die op tijd geleverd worden, en meerdere factoren bepalen of een “goedkopere” optie goedkoop blijft.

Wat waferprijs bepaalt

Waferprijzen stijgen naarmate nodes nieuwer en complexer worden. De grote hefbomen zijn:

• Node-rijpheid: vroeg in een nodeleven worden processen nog afgestemd en prijzen weerspiegelen die investering.
• Yield: als minder bruikbare dies per wafer komen, kost elk werkend chipje effectief meer.
• Masksets: geavanceerde nodes vereisen meer (en duurdere) masks; een volledige set kan een grote initiële kostenpost zijn.
• Packaging-add-ons: geavanceerde packaging, interposers of chiplet-integratie kunnen vergelijkbare kosten als wafers hebben, vooral bij high-end onderdelen.

Total cost of ownership (TCO): waar budgetten echt bewegen

TCO is waar veel vergelijkingen kantelen. Een ontwerp dat minder respins nodig heeft (tape-outs) bespaart niet alleen maskkosten maar ook maanden aan engineeringtijd.

Evenzo kunnen schemavertragingen duurder zijn dan een waferkorting — het missen van een productwindow kan verlies aan inkomsten, extra voorraad of een vertraagde platformlancering betekenen.

Engineeringinspanning telt ook: als het bereiken van doelklokken of -vermogen zware afstemming, extra validatie of workarounds vereist, verschijnen die kosten in personeelskosten en tijd.

Volumecommitments en capaciteitsreservering

Bij leading edge betalen kopers vaak voor capaciteitsreservering — een commitment dat wafers beschikbaar zijn wanneer het product ramp.

Het compromis is flexibiliteit: sterkere verplichtingen kunnen betere toegang geven, maar minder ruimte laten om volumes snel aan te passen.

Wanneer “goedkoper per wafer” duurder is per goede die

Als een optie een lagere waferprijs biedt maar lagere yield, hogere variabiliteit of meer kans op respins heeft, kan de kost per goede die hoger uitvallen.

Daarom modelleren inkoopteams steeds vaker scenario’s: hoeveel verkoopbare chips krijgen we per maand op onze targets en wat gebeurt er als we een kwartaal vertragen? De beste deal is diegene die zulke tests doorstaat.

Toeleveringsketen en geopolitiek risico: waar kopers voor plannen

Wanneer een bedrijf een toonaangevende foundry kiest, kiest het niet alleen transistors — het kiest waar zijn meest waardevolle product gebouwd, verscheept en mogelijk vertraagd wordt.

Dat maakt concentratierisico een onderwerp voor de bestuurskamer: te veel kritische capaciteit in één regio kan een regionale storing veranderen in een wereldwijde producttekort.

Geopolitiek, concentratie en single points of failure

Het merendeel van de leading-edge volume is geconcentreerd in een klein aantal locaties. Kopers maken zich zorgen over gebeurtenissen die niets met engineering te maken hebben: spanningen over zeeën, veranderend handelsbeleid, sancties, havenafsluitingen en zelfs visa- of logistieke beperkingen die installatie en onderhoud vertragen.

Ze plannen ook voor eenvoudige maar reële problemen — aardbevingen, stormen, stroomuitval en waterschaarste — want een geavanceerde fab is een strak afgestemd systeem. Een korte verstoring kan meerrings effecten hebben op lanceerwindows.

Capaciteitsuitbreiding en disaster recovery

Capaciteitsaankondigingen zijn belangrijk, maar redundantie ook: meerdere fabs gekwalificeerd voor hetzelfde proces, back-up utilities en een bewezen vermogen om snel operaties te herstellen.

Kopers vragen steeds vaker naar disaster-recoveryplannen, regionale diversificatie van packaging/test en hoe snel een foundry batches kan heralloceren wanneer een site uitvalt.

Exportcontroles en onzekerheid in toollevering

Productie op geavanceerde nodes is afhankelijk van een lange keten aan apparatuur (EUV-tools, depositie, etch) en gespecialiseerde materialen.

Exportcontroles kunnen beperken waar tools heen mogen, wat geserviced kan worden of welke klanten bediend mogen worden. Zelfs als een fab normaal draait, kunnen vertragingen in toollevering, reserveonderdelen of upgrades ramps vertragen en beschikbare capaciteit verminderen.

Praktische manieren waarop kopers risico verminderen

Bedrijven combineren typisch verschillende benaderingen:

• Ontwerpportableit: IP en flows compatibel houden met meerdere foundries waar mogelijk, zodat een toekomstige verschuiving geen volledige redesign vereist.
• Tweede bronnen: minstens één alternatieve node, proces of package-optie kwalificeren — zelfs als die niet identiek is.
• Multi-region packaging/test: wafer-fabrisico scheiden van assemblage-risico om een enkel knelpunt te vermijden.
• Buffers en contracten: langere forecast-horizon, strategische inventaris en duidelijkere prioriteit/boeteclausules.

Niks hiervan elimineert risico, maar het verandert een "alles-of-niets" afhankelijkheid in een beheerd plan.

Vooruitkijken: het 2nm-tijdperk en wie de toekomst produceert

“2nm” is minder een enkele krimp en meer een bundel veranderingen die samen moeten arriveren.

Wat 2nm-roadmaps meestal impliceren

De meeste 2nm-plannen verwachten een nieuwe transistorstructuur (meestal gate-all-around / nanosheet) om lekken te verminderen en controle bij lage spanning te verbeteren.

Ze vertrouwen ook steeds meer op backside power delivery (krachtlijnen van de voorkant halen) om routing-ruimte vrij te maken voor signalen, plus nieuwe interconnect-materialen en ontwerpregels om te voorkomen dat draden de beperkende factor worden.

Met andere woorden: de nodenaam is shorthand voor transistor + voeding + bedrading, niet alleen een strakkere lithografiestap.

Geloofwaardigheid is uitvoering + ecosysteem, niet slides

Een 2nm-aankondiging telt alleen als de foundry (1) herhaalbare yields kan halen, (2) stabiele PDKs en signoff-flows op tijd kan leveren zodat klanten kunnen ontwerpen, en (3) packaging, test en capaciteit op zo’n manier kan klaarzetten dat volumeproducten daadwerkelijk kunnen verschepen.

De beste roadmap overleeft echte klant-tape-outs, niet alleen interne demo’s.

AI-vraag en energielimieten sturen prioriteiten

AI duwt chips naar enorme die-groottes, chiplets en geheugenbandbreedte — terwijl energiebeperkingen vragen om efficiëntieverbeteringen boven ruwe frequentie.

Dat maakt voeding, thermiek en geavanceerde packaging net zo belangrijk als transistorendichtheid. Verwacht dat beslissingen over de "beste node" nu packaging-opties en energie-efficiëntie per watt in reële workloads meenemen.

Een praktisch besliskader

Teams die prioriteit geven aan bewezen voorspelbare volumereproductie, diepe EDA/IP-readiness en laag schema-risico kiezen vaak TSMC — zelfs als het duurder is.

Teams die waarde hechten aan concurrerende prijzen, bereid zijn ontwerp met de foundry mee te optimaliseren, of een second-source strategie willen, evalueren vaak Samsung Foundry — vooral wanneer snelheid naar contract en strategische diversificatie net zo belangrijk zijn als piek-PPA.

In beide gevallen standaardiseren winnende organisaties ook hun interne uitvoering: duidelijke planning, snelle iteratie en terugrollen wanneer aannames niet kloppen. Diezelfde operationele mentaliteit is waarom moderne developmentteams platforms zoals Koder.ai gebruiken voor vibe-coding van apps end-to-end (React op het web, Go + PostgreSQL op de backend, Flutter voor mobiel) met ingebouwde deployment en hosting — want snellere iteratie is alleen waardevol als het voorspelbaar blijft.