2025년 12월 13일·7분
TSMC와 파운드리 모델: 글로벌 기술의 병목
왜 TSMC가 최첨단 칩의 핵심 병목이 되었는지, 파운드리 모델이 어떻게 작동하는지, 그리고 정부와 기업들이 위험을 줄이기 위해 무엇을 하고 있는지를 설명합니다.
왜 TSMC가 최첨단 칩의 핵심 병목이 되었는지, 파운드리 모델이 어떻게 작동하는지, 그리고 정부와 기업들이 위험을 줄이기 위해 무엇을 하고 있는지를 설명합니다.
TSMC는 널리 알려진 이름은 아닐지 몰라도, 사람들이 매일 사용하는 많은 제품과 서비스 뒤에 조용히 자리하고 있습니다. 최근 스마트폰을 사용했거나, 고급 운전자 보조 기능이 있는 자동차를 샀거나, 동영상을 스트리밍했거나, AI 모델을 학습시켰거나, 클라우드 소프트웨어로 비즈니스를 운영했다면, 그 칩은 대개 TSMC에서 제조되었을 가능성이 큽니다.
전략적 병목은 용량이 제한되고 대체가 희소하며 지연이 밖으로 파급되는 시스템의 한 지점을 말합니다. 도시로 들어오는 유일한 다리 하나를 떠올려 보세요. 다른 모든 것이 정상이어도 그 한 지점에서 교통이 막힙니다.
TSMC는 최첨단 칩에 있어 그 다리와 같습니다. 많은 회사가 칩을 설계할 수 있지만(Apple, NVIDIA, AMD, Qualcomm 등 수천 곳), 가장 진보된 노드에서 높은 수율, 대량 생산, 일관된 품질을 확보해 제조할 수 있는 곳은 훨씬 적습니다. 세계가 최첨단 칩을 더 원할 때 제약은 창의성이 아니라 생산 슬롯입니다.
현대 제품은 본질적으로 ‘칩의 시스템’입니다. 휴대폰은 효율적인 프로세서와 무선 칩에 의존합니다. 자동차는 점점 더 마이크로컨트롤러, 전력 칩, 센서, AI 가속기에 의존합니다. 클라우드 데이터센터는 새로운 CPU/GPU를 지속적으로 배치할 수 있을 때만 확장됩니다. AI의 진보는 최신·최고속 가속기에 대한 접근에 강하게 연결되어 있습니다—소프트웨어 개선도 결국 하드웨어에서 돌아가야 합니다.
이 글은 비즈니스 모델과 공급망 이야기이지 물리학 심층 분석은 아닙니다. 누가 무엇을 만드는지, 왜 제조를 복제하기 어려운지, 그리고 집중도가 어떻게 레버리지를 만들었는지에 초점을 맞춥니다.
중간중간 네 가지 실용적 질문에 답하겠습니다: 왜 특히 TSMC인가? 왜 이 문제가 지금 더 긴급한가? 설계와 웨이퍼 사이에 실제 제약은 어디에 나타나는가? 그리고 새 팹, 정책(CHIPS 법안 같은), 또는 기업의 칩 조달 방식 변화로 현실적으로 무엇이 바뀔 수 있는가?
반도체 파운드리는 다른 회사의 칩을 제조하는 회사입니다. 고성능 공장이 수백만 개의 동일하고 매우 정밀한 제품을 생산하듯, 파운드리는 그 제품이 작고 복잡한 회로라는 점이 다릅니다.
팹리스 회사는 칩을 설계하지만 공장(‘fab’)을 소유하지 않습니다. 예를 들어 Apple은 A 시리즈와 M 시리즈 칩을 설계하고, NVIDIA는 GPU를 설계하지만 보통 파운드리에 의뢰해 제조합니다.
**IDM(통합 디바이스 제조사)**는 설계와 제조를 한 지붕 아래에서 모두 수행합니다. Intel이 전형적인 예입니다: 역사적으로 많은 CPU를 설계하고 자체 팹에서 제조해 왔습니다.
설계와 제조가 분리되자 칩 설계자는 수십억 달러를 들여 공장을 건설하고 업그레이드하는 대신 성능, 전력 효율, 기능에 집중할 수 있었습니다. 동시에 파운드리는 가장 어려운 부분—수많은 결함 없는 패턴을 대규모로 반복해 생산하는 일—에 집중할 수 있었습니다.
이 전문화는 더 많은 회사가 칩 설계에 참여할 수 있게 하고, 동일한 제조 플랫폼을 활용해 더 빠르게 반복하게 해 혁신을 가속화했습니다.
선도적 팹을 운영하는 것은 끊임없는 비용 높은 업그레이드, 공정 튜닝, 대량 생산의 순환입니다. 파운드리는 여러 고객에게 그 비용을 분산시키므로 비즈니스 모델상 규모와 제조 집중이 보상받습니다.
TSMC는 가장 잘 알려진 순수 파운드리(pure-play foundry)로, 많은 최첨단 칩의 디폴트 선택지입니다. 삼성도 파운드리 서비스를 제공하지만 자체 칩 제품과 균형을 이룹니다. Intel은 파운드리 야망을 확장하고 있으나, 역사적으로는 IDM이었기 때문에 전환에는 기술적·비즈니스 모델 측면의 변화가 포함됩니다.
TSMC는 우연히 중심이 된 것이 아닙니다—당시 지루하게 들렸던 단순한 아이디어, 즉 ‘모두를 위한 공장이 되자’와 ‘최종 제품 소유보다 실행에서 경쟁하자’라는 전략으로 만들어졌습니다.
TSMC는 1987년 대만 정부의 지원을 받아 제조에 집중하는 미션으로 설립되었습니다. 1990년대에는 비싼 팹을 소유하지 않고 칩을 설계하려는 초기 고객을 확보했습니다. 그 타이밍이 중요했습니다: 팹리스를 택하는 모델이 확산되기 시작하던 때였습니다.
2000년대에 접어들며 팹리스 생태계는 더 이상 틈새가 아니었습니다—스마트폰과 네트워킹 칩 설계사들이 빠른 반복과 예측 가능한 생산을 필요로 했습니다. 2010년대가 성능과 전력 효율을 더 강하게 밀어붙일 때 TSMC는 대부분의 대안보다 앞서 새로운 공정 세대로 계속 이동했고, 이 때문에 가장 까다로운 설계의 디폴트 선택지가 되었습니다.
TSMC의 우위는 세 가지 상호 강화적 이점에서 나왔습니다.
첫째, 공정 리더십: 성능과 효율을 개선하는 새로운 제조 ‘노드’를 반복적으로 제공했습니다. 둘째, 고객 신뢰: 고객의 지적재산을 보호하고 경쟁 제품을 출시하지 않는 평판을 구축했습니다. 셋째, 실행력: 복잡한 생산을 일정에 맞춰, 높은 수율로, 대규모로 안정적으로 확장했습니다.
이 세 조합은 따라잡기 어렵습니다. 칩 설계자는 약간 더 높은 웨이퍼 가격을 견딜 수 있지만, 납기가 늦거나 낮은 수율, 공정의 예기치 않은 변경은 용납할 수 없습니다.
순수 파운드리는 다른 회사의 칩을 제조하지만 자체 경쟁 프로세서를 판매하지 않는다는 의미입니다. 이것은 설계와 제조를 모두 하는 IDM과, 내부 제품 우선순위가 여전히 있는 회사 내 파운드리 사업과 다릅니다.
팹리스 기업에게 이런 중립성은 특징입니다: 갈등을 줄이고 장기 로드맵을 공유하기 쉽게 만듭니다.
'노드'(예: 7nm, 5nm, 3nm)는 제조 기술의 세대를 가리키는 약칭입니다. 작은 노드는 일반적으로 같은 면적에 더 많은 트랜지스터를 넣을 수 있게 하고, 속도를 올리거나 전력 소모를 줄일 수 있어 휴대폰, 데이터센터, AI 가속기에 중요합니다.
각 신규 노드에 도달하려면 막대한 R&D(연구개발) 비용, 전문 장비(예: EUV 리소그래피), 수년간의 학습이 필요합니다. TSMC는 그 복잡성을 흡수해 왔고, 고객은 설계에 집중할 수 있었습니다—그것이 그들을 최첨단 칩의 기본 공장으로 만든 이유입니다.
최첨단 칩 제조는 ‘단순히 공장을 짓는 것’이 아닙니다. 오히려 수백만 개의 동일한 제품을 출하하는 물리학 실험실을 운영하는 것에 가깝습니다—작은 편차가 전체 배치를 망칠 수 있습니다. 과학적 정밀성과 대량 신뢰성의 결합이 선도적 제조를 복제하기 어렵게 만듭니다.
최첨단 노드에서는 칩의 특징이 너무 작아서 먼지, 진동, 미세한 온도 변화만으로도 결함이 발생할 수 있습니다. 그래서 현대 팹은 극도의 클린룸, 엄격히 제어되는 공기 흐름, 화학물질·가스·초순수 물의 지속적 모니터링에 의존합니다.
어려운 점은 그런 조건을 한 번 달성하는 것이 아니라, 수천 개의 공정 단계를 가동하면서 24/7 유지하는 것입니다. 각 단계(식각, 증착, 세정, 검사)는 다른 모든 단계와 정렬되어야 하며, 그렇지 않으면 최종 칩은 실패합니다.
선도적 팹에는 막대한 전문 장비, 중복 유틸리티, 공급 인프라가 필요합니다. 건물 자체도 중요하지만, 진짜 투자는 툴셋, 지원 시스템, 그리고 이를 고활용도로 유지하는 능력에 있습니다.
이 때문에 ‘따라잡기’는 한 번의 지출로 끝나지 않습니다. 장비를 설치·교정·통합해 안정적인 공정 플로우로 만들고, 노드가 발전할 때마다 반복해 업그레이드해야 합니다.
최첨단 칩을 위해 EUV 리소그래피는 핵심적인 기술입니다. EUV 장비는 상업화된 기계 중 가장 복잡한 것 중 하나이며, 매년 생산·납품 가능한 수가 매우 제한적입니다.
이것은 자연스러운 병목을 만듭니다: 자금이 풍부한 신규 진입자라 해도 이러한 장비와 부품·서비스·공정 노하우의 생태계에 접근하지 못하면 즉시 확장할 수 없습니다.
같은 장비를 갖추더라도 두 개의 팹이 같은 결과를 내지 못합니다. 경험은 더 높은 수율(웨이퍼당 양품 수), 빠른 램프업 시간, 적은 생산 변수로 나타납니다.
이 우위는 인재, 여러 제품 사이클 동안의 어려운 ‘수율 학습’, 수천 가지 소결정들이 모여 일관된 산출을 만드는 운영 규율에서 나옵니다. 그래서 복제는 수개월이 아니라 수년이 걸립니다.
칩 ‘제조’가 웨이퍼가 팹에 들어갈 때 시작된다고 생각하기 쉽지만, 실제로 가장 촘촘한 제약은 변경하기 어렵고 일정이 고정되는 인계 시점에서 더 일찍 나타납니다.
단순화된 경로는 다음과 같습니다:
문제는 각 단계가 이전 단계로 요구사항을 피드백한다는 점입니다. 패키징 선택은 설계 변경을 강제할 수 있고, 수율 문제는 재설계를 촉발할 수 있습니다.
지연은 보통 테이프아웃 준비, 마스크 가용성, 팹 대기시간 주변에 모입니다. 설계 수정이 늦어 예약된 슬롯을 놓치면 다음 창을 기다리느라 몇 주 또는 몇 달을 더 기다려야 할 수 있습니다. 그로 인해 패키징·테스트 일정이 밀리고 출하와 제품 출시가 지연됩니다.
또 다른 흔한 병목은 고급 칩이 필요로 하는 패키징 용량입니다. 웨이퍼가 완성되어도 패키징 병목이 배송을 멈출 수 있습니다.
파운드리 용량은 대부분 사전에 예약을 통해 할당됩니다. 고객은 수요를 예측하고 약속을 위해 비용을 지불하며 테이프아웃을 가용 슬롯에 맞춰 계획합니다. 수요가 갑자기 변하면 재조정은 즉시 이루어지지 않습니다—툴과 공정은 특정 노드와 제품에 맞춰 조정되어 있기 때문입니다.
수율은 웨이퍼당 출하 가능한 칩의 비율입니다. 작은 수율 하락은 실질 생산량을 급격히 줄이고 유효 비용을 올립니다. 최첨단 노드에서는 수율을 올리는 것이 종종 “우리가 출하할 수 있다”와 “우리가 제약을 받는다”를 가르는 요소입니다.
TSMC의 주문서(오더북)는 문서상으로는 다각화돼 보이지만, 최첨단 용량은 동일한 종류의 제품들을 동시에 끌어당기는 경향이 있습니다. 이는 물리학·경제학·제품 사이클의 결과입니다.
하이엔드 스마트폰 프로세서, 데이터센터 CPU/GPU, 많은 AI 가속기는 동일한 이익을 추구합니다: 와트당 성능 증가와 면적당 연산 증가. 최신 노드(EUV 같은 도구로 가능해진 곳)가 그 이득을 가장 잘 제공합니다.
선도적 팹을 구축·장비하는 데 수십억 달러가 들기 때문에 최전선에서 운영할 수 있는 사이트는 몇 곳뿐입니다—설계자들은 공정이 준비되는 순간 최선의 공정을 원합니다. 결과는 군집화입니다: 여러 ‘반드시 이겨야 하는’ 제품이 같은 한정된 용량 풀에 몰립니다.
TSMC는 동시에 다음을 서비스합니다:
정상 상황에서는 이 믹스가 효율적입니다. 단일 파운드리는 계절적 변동(휴대폰 출시 vs 엔터프라이즈 갱신)을 완충하고 장비를 활용하며 검증된 설계 툴과 패키징 옵션을 표준화할 수 있습니다.
수요가 급증하거나 주요 고객이 전략을 바꾸면 집중화는 고통스럽습니다. 갑작스러운 스마트폰 수요 회복, AI 붐, 대형 GPU 출시가 웨이퍼를 흡수하면 다른 고객들이 이용할 수 있으리라 가정한 물량이 사라집니다. 한 고객이 미리 수요를 끌어오면(‘혹시 몰라’ 주문을 앞당기면) 다른 고객들도 뒤따르기 쉬워 부족이 증폭됩니다.
공장이 24/7 돌아간다 해도 선도적 용량은 빠르게 확장할 수 없습니다. 실질적 효과는 휴대폰·클라우드·AI 전반의 제품 로드맵이 달력의 같은 한정된 슬롯을 두고 경쟁하게 된다는 것입니다.
‘병목’은 한 공장이 바쁘다는 것 이상입니다. 많은 중요한 경로들이 몇몇 대체하기 어려운 지점으로 좁혀지는 상황입니다. 최첨단 칩에서 TSMC는 여러 단일 실패 지점의 중앙에 위치합니다.
여러 칩 설계자가 있어도 동일한 소수의 것들에 의존할 수 있습니다:
이 중 어느 하나가 중단돼도 산출이 지연되고 그 지연은 하류로 파급됩니다.
최근 몇 년은 ‘정상’ 가정이 얼마나 빨리 깨질 수 있는지 보여주었습니다:
JIT 관행은 비용을 줄이지만 여유를 제거합니다. 리드타임이 몇 주에서 몇 달로 늘어나면 ‘효율적’ 재고 수준이 출시 지연, 생산 중단, 비싼 스팟 구매로 이어질 수 있습니다.
비기술적 위험 계획은 보통 몇 가지 레버로 요약됩니다: 가능한 곳은 이중 소싱, 장기 부품에 대한 목표 재고 확보, 제품을 대체 노드나 부품을 수용하도록 재설계. 목표는 의존성을 완전히 없애는 것이 아니라 한 번의 변수로 회사 전체가 멈추지 않도록 하는 것입니다.
TSMC는 특이한 교차점에 있습니다: 민간 기업이지만 최신 노드 칩을 생산해 휴대폰, 클라우드 서비스, AI 가속기, 핵심 산업 시스템을 구동합니다. 세계의 선도 용량이 한 곳에 집중되면, 위치는 각주가 아니라 정책 문제가 됩니다.
대만의 지정학적·지리적 위치는 많은 정부와 대형 구매자가 무시할 수 없는 의존성을 만듭니다. 극적 사건이 없더라도 중국과의 긴장은 연속성에 관한 질문을 제기합니다: 운송로, 항공화물, 보험, 인원·부품 이동의 신속성 등. 여기서 ‘글로벌 공급망’ 리스크는 추상적이지 않습니다—웨이퍼, 화학물질, 완성 칩이 일정대로 흘러갈 수 있느냐의 문제입니다.
최첨단 칩 제조는 소수의 전문 입력물과 밀접히 연결됩니다: EUV 리소그래피 시스템, 공정 화학물질, 설계 소프트웨어. 수출 통제는 장비 선적, 예비 부품, 서비스 방문, 또는 특정 고객에 대한 칩 공급을 제한할 수 있습니다.
이것이 중요한 이유는 파운드리 모델이 여러 국가를 연결하기 때문입니다: 팹리스는 한 곳에서 설계하고 다른 곳의 툴을 사용하며 또 다른 곳에서 제조를 위탁할 수 있습니다. 규칙이 바뀌면 공장이 물리적으로 온전하더라도 병목이 생길 수 있습니다.
CHIPS 법안 같은 정책은 국내 용량 확대와 ‘전략적 자립’으로 회복력을 높이는 것을 목표로 합니다. 하지만 새 팹을 짓는 데는 수년, 숙련 인력, 장기 수요가 필요합니다. 인센티브는 강하지만 제약은 현실적이어서 진행은 즉시가 아니라 점진적입니다.
가능하긴 하지만 ‘다각화’는 스위치를 켜는 것 같은 일이 아니라 길고 불균형한 여정입니다.
새 지역(미국, 일본, 유럽)에 팹을 짓는 것은 단일 위치 리스크를 낮추고 자동차·클라우드·방위 고객 근접성을 높여 회복력을 향상시킬 수 있습니다. 그러나 그것이 자동으로 TSMC를 선도하는 특정 이점을 재현해주지는 않습니다.
팹은 가시적인 부분에 불과합니다. 더 어려운 부분은 주변 생태계입니다: 재료, 특수 화학물질, 웨이퍼 공급자, 패키징, 테스트, 그리고 수율을 대규모로 끌어올릴 줄 아는 팹리스와 엔지니어의 조밀한 네트워크. 새 시설이 같은 ‘이름표 용량(nameplate capacity)’을 가져도 고수율·고성능 실리콘의 실제 산출을 맞추려면 수년이 걸릴 수 있습니다.
몇몇 병목은 돈으로도 빨리 가속되지 않습니다:
이러한 제약 때문에 ‘위탁 칩 제조’ 용량은 상품이 아니라 여러 사이클을 통해 배우는 공예와 닮았습니다.
파운드리 지형을 다각화하면 비용(신규 건설 고비용), 속도(램프가 느림), 생태계 깊이(공급자 밀집도 차이), 운영 성숙도(수율 학습 곡선) 사이에서 선택해야 합니다. 한 지역은 한 차원에서 개선되면서 다른 차원에서 뒤처질 수 있습니다.
네 가지 신호를 보세요:
다각화는 진행 중이지만 “공장이 있다”와 “대규모로 신뢰성 있게 최첨단 칩을 생산한다” 사이의 간극이 TSMC 우위의 핵심입니다.
사람들은 ‘최첨단 칩’을 하나의 경쟁으로 보려는 경향이 있지만, 실제로는 서로 다르게 움직이는 두 가지 공급 문제가 있습니다: 선도적 노드(가장 최신 트랜지스터)와 성숙 노드(오래되고 널리 쓰이는 공정).
선도 공정 칩—최신 플래그십 휴대폰 프로세서, 데이터센터 가속기, 고성능 PC용 프로세서 등—은 최신 장비, 철저한 공정 제어, 그리고 이를 고수율로 운영할 수 있는 소수 팹에 의존합니다. 용량은 비싸게 지어지며 수요가 변동적입니다: 단일 제품 주기나 AI 물결이 주문을 크게 뒤흔들 수 있습니다.
최근 몇 년 가장 아픈 혼란은 최신 스마트폰 칩 때문만은 아니었습니다. 전력 관리 IC, 디스플레이 드라이버, 마이크로컨트롤러, 연결 칩처럼 어디에나 쓰이는 성숙 노드 부품의 부족이 문제였습니다. 자동차와 가전은 대량의 이러한 부품을 필요로 하고, 자격 검증 주기가 길어서 제조사가 단순히 ‘비슷한 것’으로 교체할 수 없습니다.
파운드리는 보통 높은 마진과 장기 약정 수요(몇몇 대형 고객으로부터)를 보았을 때 선도 공정 용량을 추가합니다. 성숙 노드 확장은 다른 결정입니다: 마진은 얇지만 수요는 안정적인 편—그러나 안정적이지 않을 때 확장하는 사업성은 덜 명확합니다.
웨이퍼가 있어도 칩은 여전히 패키징되고 테스트되어야 합니다. 칩렛, 2.5D/3D 적층, 고대역폭 메모리 통합 같은 고급 패키징은 자체 병목이 될 수 있어, “웨이퍼 증가”가 자동으로 “출하 가능한 칩 증가”로 이어지지 않습니다.
어떤 기업도 파운드리 생태계에서 당장 벗어날 수는 없지만, 기술팀은 한 공장 결정이 제품 로드맵을 좌우하는 빈도를 줄일 수 있습니다.
다중 소싱은 슬라이드에 두 공급사를 승인하는 것 이상의 의미입니다. 보통 두 번째 공정 노드와 두 번째 패키지/테스트 경로를 검증해야 합니다.
실용적 접근은 리스크를 계층화하는 것입니다: 플래그십 제품에는 선도 공정을 유지하고, 주류 SKU에는 더 구하기 쉬운 노드의 두 번째 구현을 유지합니다. 두 번째 버전은 최고 성능을 맞추지 못하겠지만, 할당이 빡빡할 때 수익을 보호할 수 있습니다.
설계팀은 ‘대비책’을 미리 준비할 수 있습니다: 라이브러리, IP 블록, 패키지 선택지를 미리 만들어 더 적은 서프라이즈로 이전할 수 있게 합니다. 전압 여유, SRAM 밀도 가정, 패키징 의존 같은 작은 선택도 특정 파운드리 흐름에 고정시킬 수 있습니다.
여기서 제조 용이성 설계(DFM)는 중요합니다: 파운드리 및 OSAT와 초기에 공동 개발해 설계가 공정 변동을 견디고 현실적 수율 목표를 가지며 특정 사이트에서만 가능한 이국적 단계를 피하게 합니다.
재고는 비싸지만 장기 리드 부품(기판, 전력 관리 IC, 마이크로컨트롤러)에 대한 목표 버퍼는 한 부품의 부재가 출하를 멈추는 것을 막을 수 있습니다.
장기 용량 계약(LCA)은 행동을 바꿉니다: 엔지니어링은 안정 노드를 우선하고, 제품팀은 사양을 더 일찍 고정하며, 조달은 명확한 할당권을 확보합니다. 트레이드오프는 유연성 감소입니다—따라서 변경 조항을 미리 협상하세요.
확신 대신 구체적 사실을 물어보세요: 일반/최악의 리드타임, 부족 시 할당 규칙, 우선권이 선지급/장기계약에 묶이는지, 웨이퍼와 패키징이 어디서 이뤄지는지, “승인된” 대체품은 무엇인지. 이런 답이 진짜 의존성 프로파일을 결정합니다.
의존성을 줄이는 가장 실용적인 방법 중 하나는 계량화입니다: 각 제품을 노드, 파운드리, 패키지/테스트 경로, 핵심 재료, 리드타임 가정에 매핑하는 경량 내부 대시보드를 만드세요. 그런 가시성은 막연한 공급망 리스크를 구체적 엔지니어링·조달 작업으로 바꿉니다.
내부 앱을 구축한다면, 대화형 인터페이스로 React 웹 대시보드를 Go + PostgreSQL 백엔드와 함께 빠르게 프로토타입·출시할 수 있는 Koder.ai 같은 도구가 팀의 속도를 높이는 데 도움이 될 수 있습니다. 핵심은 속도입니다: 제약을 모델링하고 시나리오를 빠르게 시험해볼수록 용량이 빡빡할 때 영웅적 조정에 덜 의존하게 됩니다.
반도체를 직업으로 삼지 않는다면 가장 쉬운 실수는 칩 공급을 예/아니오 질문으로 처리하는 것입니다: 부족이 있거나 없거나. 실제로는 조기 경고 신호가 가격 변동이나 제품 지연보다 몇 달(때로는 몇 년) 일찍 나타납니다.
CAPEX 주기(공장 투자): TSMC와 동종사가 장기 지출 계획을 올리면 수요에 대한 자신감을 시사하지만, 어디에 쓰이는지(선도 팹, 성숙 노드, 패키징)에 따라 새 용량 도착 시점을 예측할 수 있습니다.
장비 납기 지연: 특히 EUV 같은 고급 장비의 대기열이 수년 단위라면, 돈이 있어도 확장이 느릴 것임을 시사합니다.
패키징 용량: 성능의 많은 부분이 고급 패키징에 의존합니다. 패키징 라인이 포화 상태라면 ‘충분한 웨이퍼’라도 출하 가능한 칩으로 이어지지 않습니다.
기업들은 신중한 표현을 씁니다:\n\n- **“파일럿”**은 초기 테스트 런, 출력 제한을 의미합니다.\n- **“램프”**는 볼륨이 증가하지만 수율과 일관성이 아직 개선 중임을 뜻합니다.\n- **“대량 생산”**은 큰 상업적 출하가 가능한 안정적 공정이라는 의미입니다.
발표가 ‘대량 생산’으로 바로 건너뛴다면 근거를 찾아보세요: 고객사 이름, 출하 일정, 패키징 포함 여부 등입니다.
더 많은 설명과 업데이트는 /blog를 확인하세요.
전략적 병목은 생산 능력이 제한되고, 대체 수단이 희소하며 지연이 시스템 전반에 연쇄적으로 퍼지는 지점을 뜻합니다. 최첨단 칩에서는 병목이 설계 인재의 부족이 아니라 고수율, 대량 생산을 안정적으로 수행할 수 있는 공장이 제한되어 있다는 데에 있곤 합니다.
TSMC의 우위는 일관되게 세 가지를 결합한 데서 옵니다:
많은 기업이 훌륭한 칩을 설계할 수 있지만, 최첨단에서 일정대로 제조할 수 있는 곳은 훨씬 적습니다.
파운드리는 다른 회사의 칩을 제조하는 회사입니다.
이 분리는 팹리스가 팹을 구축하지 않고도 빠르게 반복 설계할 수 있게 해주고, 파운드리는 제조 전문화와 규모를 통해 이익을 얻습니다.
“노드”(예: 7nm, 5nm, 3nm)는 제조 기술 세대를 가리키는 약어입니다. 최신 노드는 일반적으로 단위 전력당 성능이나 집적도를 개선합니다.
실제로 노드를 선택하는 것은 다음을 선택하는 것과 같습니다:
최첨단 제조를 따라잡을 수 없는 이유는 건물이나 자금만으로 끝나지 않기 때문입니다:
비슷한 장비를 갖춘 두 공장도 실제 수율과 신뢰성에서 큰 차이를 낼 수 있습니다. 그게 실질 산출량을 결정합니다.
EUV(극자외선) 리소그래피는 최첨단 칩의 가장 작은 패턴을 그리는 핵심 장비입니다. 중요한 이유는:
그래서 자금이 충분해도 툴 공급과 통합 일정 때문에 확장이 제한됩니다.
설계와 완성 웨이퍼 사이에서 지연은 일정이 고정되는 접점에서 자주 발생합니다:
초기의 작은 미스가 패키징·테스트·배송까지 밀어내면서 몇 주짜리 문제가 분기 단위 지연으로 바뀔 수 있습니다.
**수율(yield)**은 웨이퍼에서 나오는 양품 칩의 비율입니다. 이는 직접적으로:
최첨단 노드에서는 작은 수율 변화가 큰 공급 변동으로 이어집니다.
웨이퍼 제조가 끝나도 칩은 절단되고 패키징되고 테스트되어야 합니다:
고급 패키징은 자체적으로 장비·재료·전문성이 필요하므로, 웨이퍼 생산이 충분해도 패키징 병목으로 실출하량이 제한될 수 있습니다.
다각화는 진행 중이지만 점진적입니다. 새 팹이 단일 위치 리스크를 낮춰줄 수 있지만 핵심 한계는 시간이 걸립니다:
진행 상황을 평가하려면 실제 출하량, 검증된 노드 능력, 램프/수율 성과, 그리고 핵심 설계가 실제로 이전되는지를 보세요.