TSMC 대 Samsung 파운드리: 공정 우위 vs 고객 신뢰

왜 선도 노드가 중요한가

선도 노드에서는 가장 큰 효율 이득이 나오기 쉬워 AI 가속기와 데이터센터(와트당 성능), 스마트폰(배터리 수명과 열 관리), PC(얇은 설계에서의 지속 성능)에 매우 중요합니다.

하지만 “최고의” 노드는 제품에 따라 다릅니다. 모바일 SoC와 대형 AI GPU는 공정에 서로 다른 요구를 가합니다.

기대 설정: 결과는 달라진다

이 비교로 영구적 단일 우승자를 내기는 어렵습니다. 차이는 세대별 노드, 노드의 수명 주기(초기 양산 vs 성숙), 그리고 고객이 사용하는 설계 규칙과 라이브러리에 따라 바뀝니다.

어떤 회사는 한 제품군에서 앞서고, 다른 회사는 다른 분야에서 더 매력적일 수 있습니다.

노드 이름은 동등 비교가 아니다

공개 레이블인 "3nm" 같은 표기는 표준화된 측정값이 아닙니다. 제품명일 뿐 전지구적 척도가 아닙니다. 두 개의 같은 이름을 가진 3nm 제품이 트랜지스터 설계 선택, 밀도 목표, 전력 특성, 성숙도에서 크게 다를 수 있으므로, 의미 있는 비교는 노드 이름이 아니라 실제 지표(PPA, 수율, 양산 시기)를 사용해야 합니다.

승패를 결정하는 지표: PPA, 수율, 그리고 양산 시점

파운드리의 “리더십”은 하나의 숫자가 아닙니다. 구매자들은 보통 노드를 다음 세 가지 관점에서 평가합니다: PPA의 실용적 균형, 대량에서의 수율, 그리고 제품 출시 일정에 맞춘 충분히 빠른 시간-대-양산(time-to-volume).

PPA: 성능, 전력, 면적(그리고 왜 트레이드오프가 다른가)

PPA는 성능(칩이 얼마나 빨리 동작하는지), 전력(주어진 속도에서 얼마만큼의 에너지를 쓰는지), 면적(얼마나 많은 실리콘을 필요로 하는지)을 의미합니다. 이 목표들은 서로 충돌합니다.

스마트폰 SoC는 배터리 수명과 칩에 더 많은 기능을 넣기 위해 전력과 면적을 우선할 수 있습니다. 데이터센터 CPU나 AI 가속기는 전력비용과 냉각이 운영비를 지배하기 때문에 주파수와 지속 성능을 얻기 위해 면적(비용)을 더 지불할 수 있습니다.

수율: 비용과 일정 뒤의 승수 효과

수율은 웨이퍼에서 규격을 만족하여 동작하는 다이의 비율입니다. 수율은 다음을 좌우합니다:

• 단가: 수율이 낮으면 많은 불량 실리콘에 비용을 지불하게 됩니다.
• 일정: 같은 수량의 양품을 얻으려면 더 많은 웨이퍼 시작이 필요합니다.
• 가용 볼륨: 설비가 충분해도 수율이 낮으면 출하 가능한 부품이 제한됩니다.

수율은 결함 밀도(무작위 결함 발생 빈도)와 변동성(웨이퍼와 로트 간 트랜지스터 동작의 일관성)에 의해 형성됩니다. 노드 초기에는 일반적으로 변동성이 높아져 사용 가능한 주파수 빈(bin)이 줄어들거나 보수적 전압을 강제할 수 있습니다.

시간-대-양산: '사용 가능'이 '출하 가능'이 되는 순간

발표 자체보다 중요한 것은 노드가 여러 고객을 위해 일관되게 고수율, 규격 충족 웨이퍼를 생산하는 날짜입니다. 성숙한 노드는 예측 가능성이 높고, 초기 노드는 공정, 마스크, 규칙이 조여지며 안정성이 변동될 수 있습니다.

설계 지원(Design enablement): 숨겨진 지렛대

유사한 실리콘 물리라도 결과는 PDK 품질, 표준 셀 및 메모리 라이브러리, 검증된 IP, 잘 정립된 EDA 흐름 같은 설계 지원에 달려 있습니다.

강한 설계 지원은 리스핀을 줄이고, 타이밍/전력 수렴을 개선하며, 팀이 더 빨리 양산에 도달하게 해 실제 파운드리 간 격차를 좁히는 경우가 많습니다.

소프트웨어의 유용한 병행 비유가 있습니다: 플랫폼이 마찰을 제거하면 팀이 더 빨리 출시합니다. 예를 들어 Koder.ai 같은 도구는 채팅으로 웹, 백엔드, 모바일 제품을 구축하게 하여 기획, 스냅샷/롤백, 배포와 소스 코드 내보내기를 지원합니다. 실리콘에서도 파운드리의 설계 지원은 놀람을 줄이고 반복 가능성을 높여 동일한 역할을 합니다.

노드 이름 vs 실제 기술: 내부에서 바뀌는 것

"3nm", "2nm" 같은 노드 레이블은 물리적 치수로 들리지만 사실상 공정 개선 세대를 줄여 말한 것입니다. 각 파운드리는 고유한 네이밍을 사용하며 "nm" 숫자는 이제 칩의 단일 특징 크기와 일대일로 대응하지 않습니다.

그래서 한 회사의 N3와 다른 회사의 "3nm"은 속도, 전력, 수율에서 의미 있게 다를 수 있습니다.

FinFET 대 GAA: 트랜지스터 형태가 왜 중요한가

수년간 선도 논리 공정은 FinFET 트랜지스터에 의존해 왔습니다—실리콘의 수직 핀을 게이트가 세 면을 감싸는 구조를 생각하면 됩니다. FinFET는 평면 트랜지스터보다 제어성과 누설 감소를 제공했습니다.

다음 단계는 게이트가 채널을 더 완전히 둘러싸는 GAA(Gate-All-Around), 보통 나노시트로 구현됩니다. 이론적으로 GAA는 매우 낮은 전압에서 누설 제어와 스케일링이 더 좋을 수 있습니다.

그러나 실제로는 새로운 제조 복잡성, 조정 과제, 변동성 위험이 수반되므로 "더 새 구조"가 모든 칩에 자동으로 더 나은 결과를 보장하지 않습니다.

SRAM과 인터커넥트: 숨겨진 한계 요인

로직 트랜지스터가 잘 확장되어도 실제 제품은 종종 다음에 의해 제약됩니다:

• SRAM 확장성: 캐시는 로직만큼 쉽게 줄어들지 않아 노드 이름이 기대하는 만큼 면적과 비용이 줄지 않을 수 있습니다.
• 인터커넥트와 배선: 선이 얇아지고 가까워지면 저항과 정전 용량이 증가해 속도와 전력에 악영향을 줍니다.

때로는 성능 향상이 트랜지스터 자체보다 금속화와 배선 개선에서 더 크게 옵니다.

밀도 대 전력: 고객마다 다른 승리 기준

어떤 구매자는 밀도(mm²당 더 많은 연산)를 우선하고, 다른 구매자는 전력 효율성(배터리, 열 관리, 지속 성능)을 우선합니다.

종이상으로는 앞서 보이는 노드라도 실제 PPA 균형이 제품 목표와 맞지 않으면 더 나쁜 선택이 될 수 있습니다.

TSMC 실무 관찰: 고객이 보통 구매하는 강점

고객들이 TSMC를 선택하는 이유를 설명할 때, 대개 단일 벤치마크 숫자보다 예측 가능성을 이야기합니다. 노드 가용일이 크게 밀리지 않고, 공정 옵션이 놀라움 없이 도착하며, 램프가 '지루한' 방식으로 진행된다는 느낌—즉 제품 주기를 계획하고 실제로 맞출 수 있다는 의미입니다.

예측 가능한 램프와 마찰을 줄이는 생태계

TSMC의 매력 중 큰 부분은 주변 생태계입니다. 많은 IP 벤더, EDA 툴 플로우, 레퍼런스 방법론이 우선적으로(또는 가장 철저히) TSMC PDK에 맞춰 조정됩니다.

그런 폭넓은 지원은 특히 긴 디버그 주기를 감당할 수 없는 팀의 통합 위험을 낮춥니다.

수율 학습, 설계 지원, 그리고 폭넓은 패키징

TSMC는 실제 볼륨이 시작되면 빠른 수율 개선을 달성하는 것으로 종종 평가됩니다. 고객 관점에서 이는 고비용·공급 제약의 분기가 줄어든다는 뜻입니다.

웨이퍼 외에도 고객은 실용적 부가 서비스들을 포인트로 꼽습니다: 설계 서비스와 풍부한 패키징 메뉴. CoWoS/SoIC 스타일의 고급 패키징 옵션은 많은 제품이 시스템적 통합으로 이긴다는 점에서 중요합니다.

트레이드오프: 용량과 우선순위 문제

기본 선택이 되는 것의 단점은 용량 경쟁입니다. 선도 노드 슬롯은 빡빡할 수 있고, 할당은 주요하고 장기 커밋한 대형 고객을 우선할 수 있습니다—특히 대규모 램프 시기에 그렇습니다.

작은 팹리스 업체는 더 일찍 계획하거나, 다른 테이프아웃 창을 받아들이거나, 덜 중요한 부품을 위해 두 번째 파운드리를 사용할 때가 있습니다.

많은 회사가 한 주 파운드리를 표준으로 삼는 이유

이런 제약에도 불구하고 많은 팹리스 팀은 주요 파운드리를 중심으로 표준화합니다. 재사용 가능한 IP 블록, 반복 가능한 사인오프, 일관된 DFM 플레이북, 세대가 지날수록 개선되는 공급자 관계가 단순화되기 때문입니다.

그 결과 조직적 마찰이 줄고, ‘종이상 충분히 좋음’이 생산에서도 충분히 좋을 것이라는 확신이 생깁니다.

Samsung Foundry 실무 관찰: 강점과 흔한 우려

Samsung Foundry의 이야기는 삼성전자와 밀접히 연결됩니다: 플래그십 모바일 칩 설계, 대규모 메모리 제조, 제조 스택의 큰 비중을 소유한 회사입니다.

그 수직적 통합은 실용적 이점을 가져올 수 있습니다—설계 요구와 팹 실행 간의 긴밀한 조율, 전략적 사업 사안일 때 대규모 자본 투자를 단행할 능력 등입니다.

삼성의 경험이 도움이 되는 경우

고용량 메모리 제조와 최첨단 로직의 교차점에 서 있는 회사는 많지 않습니다. 대규모 DRAM·NAND 운영은 공정 제어, 공장 자동화, 원가 절감에서 깊은 역량을 쌓습니다.

메모리와 로직은 다른 영역이지만, 그 '대량 제조' 문화는 고급 노드가 실험실 성능에서 반복 가능하고 고처리량 생산으로 옮겨야 할 때 유용할 수 있습니다.

삼성은 헤드라인 노드 외에도 성숙 노드, RF, 특수 공정 등 제품에 따라 동일한 '3nm 대 3nm' 논쟁보다 더 중요한 폭넓은 포트폴리오를 제공합니다.

구매자가 흔히 갖는 우려

삼성 파운드리를 평가하는 구매자들은 종종 피크 PPA 주장보다 운영 예측 가능성에 더 초점을 맞춥니다:

• 램프 신뢰성: 양산 일정이 얼마나 신뢰할 수 있는가
• 세대 간 일관성: 한 세대에서의 학습이 다음 세대에도 잘 전이되는가
• 수율 성숙도: 초기 수율이 안정적이고 비용 효율적인 수준으로 얼마나 빠르게 개선되는가

이 우려는 삼성이 못한다는 뜻은 아니며, 고객이 더 넓은 여유와 더 많은 검증 노력을 계획하게 만들 수 있다는 뜻입니다.

삼성과 좋은 적합성인 경우

삼성은 전략적 세컨드 소스로 매력적일 수 있습니다. 공급 의존도를 낮추어야 하는 고볼륨 제품에서 공급 연속성이 작은 효율 차이만큼 중요할 때 특히 그렇습니다.

또한 삼성의 PDK, 라이브러리, 패키징 옵션 등과 팀의 설계 흐름이 이미 맞춰져 있거나, 제품이 삼성의 폭넓은 디바이스 포트폴리오와 장기 용량 약속의 혜택을 받는 경우에도 좋은 선택이 될 수 있습니다.

EUV 실행: 장비가 필요하지만 충분 조건은 아닌 이유

EUV 리소그래피는 현대의 "3nm급" 칩을 가능하게 하는 핵심 도구입니다. 이 치수에서는 구형 deep-UV 기법이 멀티 패터닝을 많이 필요로 하기 때문입니다—한 레이어를 여러 노출과 식각으로 나누는 방식입니다.

EUV는 일부 복잡성을 줄이고 마스크 수와 정렬 실패 가능성을 줄여 더 깨끗한 피처 정의를 제공할 수 있습니다.

'EUV를 보유'하는 것과 'EUV로 선도'하는 것은 다르다

TSMC와 Samsung 파운드리 모두 EUV 스캐너를 보유하고 있지만, 진정한 리더십은 그 장비를 일관되게 고수율 웨이퍼로 바꾸는 능력에 달려 있습니다.

EUV는 미세한 변화(투여량, 포커스, 레지스트 화학, 오염)에 민감하며, 만들어지는 결함은 확률적일 수 있습니다. 승자는 보통 다음을 잘하는 팀입니다:

• 장비 가동 시간을 높고 가동 중단을 예측 가능하게 유지
• 레이어별로 공정을 조정하고 통계적 제어를 엄격히 적용
• 리소그래피에서 계측, 결함 검사로 빠르게 연결하여 학습 속도를 높임

장비 가용성, 가동 시간, 튜닝이 사이클 타임을 결정한다

EUV 장비는 희소하고 비싸며, 단일 장비의 처리량이 전체 노드의 병목이 될 수 있습니다.

가동 시간이 낮거나 재작업률이 증가하면 웨이퍼가 팹 큐에서 더 오래 머뭅니다. 그 긴 사이클 타임은 수율 학습을 늦추는데, 변경이 효과가 있었는지 확인하려면 더 많은 시간이 필요하기 때문입니다.

EUV가 수율과 비용을 바꾸는 방식

마스크와 공정 단계를 줄이면 가변 비용이 줄어들 수 있지만, EUV 자체도 비용을 추가합니다: 스캐너 시간, 유지보수, 더 엄격한 공정 관리 등이 필요합니다.

효율적인 EUV 실행은 두 가지 이점을 줍니다: 더 나은 수율(웨이퍼당 양품 증가)과 빠른 학습, 이 둘이 합쳐져 실제 출하 칩의 단가를 낮춥니다.

램프와 타임라인: 리더십이 출하 칩에서 드러나는 방식

공정 리더십은 슬라이드 데크로 증명되지 않습니다—실제 제품이 제시간에, 목표 성능으로, 의미 있는 수량으로 출하될 때 드러납니다.

그래서 '램프'라는 표현이 중요합니다: 유망한 공정에서 신뢰할 수 있는 공장 흐름으로 전환하는 지저분한 과정을 묘사합니다.

전형적인 램프 단계(그리고 신호하는 것)

선도 노드 대부분은 세 가지 넓은 단계로 이동합니다:

• 리스크 생산: 거의 최종 공정으로 초기 웨이퍼를 돌립니다. 고객은 기본 기능을 검증하고 수율 추세를 초기 파악합니다.
• 시험(Qualification): 팹과 고객이 공정 윈도우, 신뢰성 목표, 테스트 플로우를 확정합니다. 변동성, 결함률, 전류 응력 등 고통스러운 서프라이즈가 드러나는 곳입니다.
• 양산(Volume production): 출력이 예측 가능해져 제품팀이 출시를 계획하고 공급을 할당하며 후속 패키징과 물류를 확정할 수 있습니다.

'고부하 제조(HVM)'의 실제 의미

'HVM'은 시장에 따라 다르게 해석될 수 있습니다:

• 모바일에서는 보통 매우 많은 웨이퍼 시작, 빠른 일정 변동, 계절적 수요 변화가 포함됩니다.
• HPC/AI에서는 단위 수가 적을 수 있지만 큰 다이, 고급 패키징 용량, 안정적 가용성이 웨이퍼 볼륨만큼 중요합니다.
• 자동차에서는 긴 검증 주기와 수년간의 일관된 공급이 HVM의 핵심입니다.

고객이 타임라인을 보는 방식—테이프아웃에서 출하까지

고객은 보통 테이프아웃 → 첫 실리콘 → 검증된 스테핑 → 제품 출하 사이의 시간을 주시합니다.

짧은 기간이 항상 좋은 것은 아닙니다(성급함은 부작용을 낳을 수 있음). 그러나 긴 간격은 종종 수율, 신뢰성, 설계 생태계의 마찰을 암시합니다.

과도한 해석 없이 볼 수 있는 공개 지표

내부 수율 차트를 볼 수는 없지만 다음을 관찰할 수 있습니다:

• "실리콘 준비" 때문에 반복되는 제품 출시 지연
• 여러, 관련 없는 고객이 같은 노드에서 출하하는지 여부
• 주장된 램프 타이밍에 맞는 용량과 패키징 확장
• PPA 목표와 설계 규칙의 안정적인 발표

실제로 초기 성과를 일관된 출하로 전환하는 파운드리가 신뢰를 얻습니다. 그 신뢰는 작은 PPA 차이보다 더 큰 가치가 될 수 있습니다.

패키징과 칩렛: 노드 너머의 새로운 격전지

"더 나은 노드"가 곧바로 더 나은 제품을 보장하지 않습니다. 칩이 여러 다이(칩렛)로 분할되고 메모리가 계산 근처에 쌓이면서, 고급 패키징은 성능과 공급 이야기의 일부가 되었습니다.

왜 패키징이 이제 성능에 영향을 주는가

현대 프로세서는 서로 다른 공정에서 만들어진 실리콘 타일(CPU, GPU, I/O, 캐시)을 결합하고 조밀한 인터커넥트로 연결합니다.

패키징 선택은 레이턴시, 전력, 달성 가능한 클럭 속도에 직접적인 영향을 미칩니다—연결의 거리와 품질이 트랜지스터 속도만큼 중요해졌기 때문입니다.

구매자가 필요로 하는 것: 칩렛, HBM, 열관리

AI 가속기나 고급 GPU의 패키지 BOM에는 종종 다음이 포함됩니다:

• 칩렛 통합: 온칩 배선처럼 동작하는 미세 피치 링크
• HBM 통합: 계산 다이 근처에 고대역폭 메모리 스택을 배치하여 대역폭 병목을 피함
• 열 관리: 좁은 면적에 더 많은 와트를 담아야 하므로 패키징이 열을 이동시키는 역할을 해야 함

이 요소들은 '있으면 좋은 것'이 아니라 필수입니다. 훌륭한 컴퓨트 다이가 약한 열 또는 인터커넥트 솔루션과 결합되면 실제 성능이 떨어지거나 더 낮은 전력 목표를 요구할 수 있습니다.

패키징 용량이 출하를 병목화할 수 있다

웨이퍼 수율이 개선되더라도 패키징 수율과 용량이 제한 요소가 될 수 있습니다—특히 다중 HBM 스택과 복잡한 기판을 필요로 하는 대형 AI 장치에서는 더욱 그렇습니다.

공급자가 충분한 고급 패키징 슬롯을 제공하지 못하거나 다이 조립 수율이 나쁘면 고객은 램프 지연과 제한된 출하량에 직면할 수 있습니다.

구매자가 파운드리에게 묻는 패키징 중심 질문들

TSMC 대 Samsung 파운드리를 평가할 때, 고객은 점점 다음과 같은 패키징 관련 질문을 던집니다:

• 문제가 생기면 웨이퍼 → 패키지 → 테스트의 end-to-end 책임을 누가 지는가?
• 검증된 다이(KGD), 패키지 조립, 최종 테스트는 어떻게 조율되는가?
• 파운드리가 기판, HBM 공급 정렬, 물류 등 전체 체인을 확보할 수 있는가?

실무에서는 노드 리더십과 고객 신뢰는 실리콘을 넘어 패키지의 대규모, 고수율 제공 능력까지 포함합니다.

고객 신뢰: 작은 PPA 격차보다 더 큰 가치가 될 수 있는 이유

1–3%의 PPA 이점은 슬라이드상에서는 결정적으로 보입니다. 많은 구매자에게는 그렇지 않습니다.

제품 출시가 좁은 창에 묶여 있을 때, 예측 가능한 실행은 약간 더 나은 밀도나 주파수 목표보다 더 큰 가치를 가질 수 있습니다.

'신뢰'가 실제로 사주는 것

신뢰는 막연한 감정이 아니라 실용적 보장들의 묶음입니다:

• IP 보호와 기밀 유지: 설계 데이터, 마스크 세트, 고객 로드맵에 대한 엄격한 통제. 하나의 유출이 수년의 경쟁 우위를 날릴 수 있습니다.
• 반복 가능한 결과: 비슷한 칩을 지난번에 테이프아웃했다면 다음 것도 비슷하게 동작하길 바랍니다—같은 규칙, 같은 코너 동작, 적은 놀람.
• 투명한 문제 해결: 수율이 떨어지거나 파라메트릭 한계가 늦게 드러나면 빠른 원인 규명과 솔직한 일정이 필요합니다.

관계가 중요한 이유: 실리콘은 서비스다

선도 제조는 상품이 아닙니다. 지원 엔지니어링의 품질, 문서의 명확성, 에스컬레이션 경로의 강도는 문제가 2일 걸릴지 2개월 걸릴지를 좌우합니다.

장기 고객은 보통 다음을 중요시합니다:

• 안정된 PDK 업데이트와 변경 공지
• 프로세스 전문가에 대한 빠른 접근(단순 티켓이 아니라)
• 리스크에서 양산으로의 '드라마 없는' 램프 역사

멀티소싱: 이론상 좋지만 선도 노드에서는 어렵다

회사는 의존도를 낮추기 위해 두 번째 파운드리를 인증하려 합니다. 선도 노드에서는 비용과 시간이 많이 듭니다: 다른 설계 규칙, 다른 IP 가용성, 사실상 두 번째 포트 작업이 필요합니다.

많은 팀은 성숙한 노드나 덜 중요한 부품에서만 듀얼 소싱을 하게 됩니다.

파운드리 적합성 체크리스트(헤드라인 스펙을 넘어서)

결정 전에 다음을 물어보세요:

• 설계 규칙은 얼마나 자주 변경되고, 업데이트는 얼마나 파괴적인가?
• 수율/FA 에스컬레이션의 일반적인 회신 시간은?
• 필요한 IP(SRAM, PHY, EDA 플로우)가 볼륨에서 증명되었는가?
• 테이프아웃에서 검증, 램프까지 일정은 얼마나 예측 가능한가?
• 데이터 보호를 위한 계약적·기술적 안전장치는 무엇인가?

이 답변들이 강하면 작은 PPA 격차는 결정적 요인이 되지 않습니다.

비용, 가격, 그리고 좋은 다이의 실제 경제학

파운드리 견적은 보통 웨이퍼당 가격으로 시작하지만, 그 숫자는 첫 항목일 뿐입니다.

구매자가 실제로 지불하는 것은 제때 출하되는 양품 칩이며, 여러 요인이 ‘저렴한’ 옵션이 계속 저렴하게 유지되는지를 결정합니다.

웨이퍼 가격을 올리는 요인

웨이퍼 가격은 노드가 새롭고 복잡할수록 올라갑니다. 주요 레버는:

• 노드 성숙도: 초기에는 공정이 조정 중이라 투자가 반영됩니다.
• 수율: 양품 다이 수가 적으면 작동 칩당 비용이 상승합니다.
• 마스크 세트: 고급 노드는 더 많고 비싼 마스크를 요구합니다; 전체 세트가 큰 선행 비용이 될 수 있습니다.
• 패키징 추가 비용: 고급 패키징, 인터포저 또는 칩렛 통합 비용이 높은 엔드 파트에서는 웨이퍼 비용만큼 클 수 있습니다.

총소유비용(TCO): 예산이 실제로 움직이는 곳

TCO에서 많은 비교의 결과가 뒤집힙니다. 리스핀이 적은 설계는 마스크 비용뿐 아니라 수개월의 엔지니어링 시간을 절약합니다.

일정 지연은 어떤 웨이퍼 할인보다 더 비쌀 수 있습니다—제품 창을 놓치면 매출 손실, 추가 재고, 플랫폼 출시 지연이 발생합니다.

타깃 클럭이나 전력을 달성하기 위해 많은 튜닝, 추가 검증, 우회책이 필요하면 그 비용은 인력비와 시간으로 드러납니다.

볼륨 커밋과 용량 예약

선도 노드에서는 구매자가 종종 용량 예약에 대해 지불합니다—제품 램프 시 웨이퍼를 확보해 주는 약속입니다. 쉽게 말해 제조 좌석을 미리 예약하는 것과 같습니다.

이 트레이드오프는 유연성입니다: 강한 커밋은 더 나은 접근을 제공하지만, 볼륨을 빠르게 변경할 여지가 줄어듭니다.

'웨이퍼당 저렴'이 양품 다이당 더 비싼 경우

한 옵션이 웨이퍼당 가격은 낮지만 수율이 낮거나 변동성이 크거나 리스핀 가능성이 높으면, 양품 다이당 비용이 더 높아질 수 있습니다.

그래서 조달팀은 점점 시나리오를 모델링합니다: 우리가 목표 규격으로 한 달에 팔 수 있는 칩 수는 얼마이며, 한 분기 지연되면 무슨 일이 발생하는가? 최고의 거래는 이런 조건에서도 견디는 거래입니다.

공급망과 지정학적 리스크: 구매자가 계획하는 것

회사가 선도 파운드리를 선택할 때, 단순히 트랜지스터를 선택하는 것이 아니라 가장 중요한 제품이 어디서 만들어지고, 선적되고, 지연될 수 있는지를 선택하는 것입니다.

이로 인해 집중 리스크는 이사회 수준의 주제가 됩니다: 한 지역에 중요한 용량이 너무 집중되면 지역적 혼란이 전 세계적 제품 부족으로 이어질 수 있습니다.

지정학, 집중, 그리고 단일 실패 지점

선도 볼륨은 소수의 사이트에 집중되어 있습니다. 구매자들은 공학과 무관한 사건을 걱정합니다: 해협 긴장, 무역 정책 변화, 제재, 항만 폐쇄, 설치·유지보수를 늦추는 비자나 물류 제한 등.

또한 지진, 폭풍, 정전, 물 부족 같은 일상적이지만 현실적인 문제들을 계획합니다—첨단 팹은 매우 정밀한 시스템이라 짧은 중단도 출시 창에 영향을 줍니다.

용량 확장과 재해 복구

용량 발표는 중요하지만 중복성도 중요합니다: 동일 공정에 대해 자격을 갖춘 복수 팹, 백업 유틸리티, 빠른 운영 복구 능력이 필요합니다.

고객들은 점점 재해 복구 시나리오, 패키징·테스트의 지역 분산, 사이트 다운 시 로트 재배치 속도 등을 묻습니다.

수출 통제와 장비 공급 불확실성

최첨단 노드 생산은 긴 장비 체인(EUV 도구, 증착, 식각)과 특수 재료에 의존합니다.

수출 통제는 장비 운송 대상, 서비스 가능 여부, 어떤 고객이 공급받을 수 있는지를 제한할 수 있습니다. 팹은 정상 작동하더라도 장비 납품 지연, 예비 부품 부족, 업그레이드 지연이 램프를 늦추고 가용 용량을 줄일 수 있습니다.

구매자가 리스크를 줄이는 현실적 방법

기업들은 보통 여러 접근을 조합합니다:

• 설계 이식성: 가능하면 IP와 플로우를 여러 파운드리와 호환되게 유지하여 향후 이전이 완전한 재설계가 되지 않도록 함
• 세컨드 소스: 적어도 하나의 대체 노드, 공정, 패키지 옵션을 인증해 둠
• 다지역 패키징/테스트: 웨이퍼 팹 리스크를 조립 리스크와 분리하여 단일 병목을 피함
• 버퍼와 계약: 더 긴 리드타임 예측, 전략적 재고, 우선권/벌칙 조건의 명확화

이로써 리스크가 없어지진 않지만, 회사의 '올인' 의존을 관리 가능한 계획으로 바꿀 수 있습니다.

향후 전망: 2nm 시대와 누가 미래를 제조할 것인가

"2nm"는 단순한 미세화가 아니라 함께 도입되어야 하는 여러 변화의 묶음입니다.

'2nm 로드맵'이 암시하는 것

대부분의 2nm 계획은 새로운 트랜지스터 구조(보통 GAA/나노시트)를 전제로 하여 낮은 전압에서 누설을 줄이고 제어를 개선하려 합니다.

또한 신뢰성 있는 배선 공간을 확보하기 위해 백사이드 전원 공급(backside power delivery), 새로운 인터커넥트 재료와 설계 규칙이 필요합니다. 즉, 노드 이름은 트랜지스터 + 전원 + 배선의 조합을 줄여 말한 것이지 단순한 더 작은 리소그래피 단계가 아닙니다.

신뢰성은 실행력 + 생태계다, 슬라이드가 아니다

2nm 발표는 의미 있지만, 진짜 가치는 파운드리가 (1) 반복 가능한 수율을 달성하고, (2) 고객이 설계할 수 있도록 충분히 이른 시점에 안정된 PDK와 사인오프 플로우를 제공하며, (3) 패키징·테스트·용량을 정렬해 실제 양산 제품이 출하되게 하는 능력에 달려 있습니다.

최고의 로드맵은 내부 데모를 넘어 실제 고객 테이프아웃을 견디는 로드맵입니다.

AI 수요와 에너지 한계가 우선순위를 좌우한다

AI는 칩을 거대한 다이, 칩렛, 메모리 대역폭으로 밀어붙이고, 에너지 제약은 원시 주파수보다 전력 효율 향상을 우선하게 만듭니다.

따라서 전력 공급, 열 관리, 고급 패키징이 트랜지스터 밀도만큼 중요해질 것입니다. 실작업 워크로드에서 와트당 성능이 의사결정의 핵심이 될 가능성이 큽니다.

실용적 의사결정 프레임워크

검증된 고볼륨 예측 가능성, 깊은 EDA/IP 준비, 낮은 일정 리스크를 우선하는 팀은 비용이 더 들더라도 TSMC를 선택하는 경향이 있습니다.

경쟁력 있는 가격을 원하거나 파운드리와 함께 설계를 공동 최적화할 의사가 있거나 세컨드-소스 전략을 중시하는 팀은 삼성 파운드리를 평가합니다—특히 계약 체결 속도와 전략적 다각화가 피크 PPA만큼 중요할 때 그렇습니다.

어떤 경우든 우승 조직은 내부 실행도 표준화합니다: 명확한 계획, 빠른 반복, 가정이 깨지면 롤백하는 능력. 이런 운영적 사고방식이 Koder.ai 같은 플랫폼을 도입해 예측 가능하면서도 빠른 반복을 가능하게 하는 이유이기도 합니다(웹에 React, 백엔드에 Go + PostgreSQL, 모바일에 Flutter로 배포 및 호스팅 포함).